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參數(shù)資料
| 型號(hào)： | SPAK56854FG120 |
| 廠(chǎng)商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁(yè)數(shù)： | 365/649頁(yè) |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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16-34
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Servicing the Host Interface
16
The Host programmer should not write to the transmit byte registers, TXH or TXL,
unless the TXDE bit is set, indicating that the transmit byte registers are empty.
This guarantees the DSP will read stable data when it reads the HRX register.
3. Synchronization of Status Bits from DSP-to-Host.
HC, HREQ, DMA, HF3, HF2, TRDY, TXDE, and RXDF status bits are set or
cleared from inside the DSP and read by the Host Processor. The Host can read
these status bits very quickly without regard to the clock rate used by the DSP but
there is a chance the state of the bit could be changing during the read operation.
This is generally not a system problem because the bit is read correctly in the next
pass of any Host polling routine. However, if the Host holds the HCS input pin for
the minimum assert time plus 1.5 Clock cycles, the status data is guaranteed to be
stable. The 1.5 Clock cycles is first used to synchronize the HCS signal and then to
block internal updates of the status bits. There is no other minimum HCS assert
time relationship to the DSP clocks. There is a minimum HCS deassert time of 1.5
Clock cycles so that the blocking latch can be deasserted to allow updates if the
Host is in a tight polling loop. This only applies to reading status bits.
The only potential system problem with the uncertainty of reading any status bits
by the Host is HF3 and HF2 as an encoded pair. For example, if the DSP changes
HF3 and HF2 from 00 to 11, there is a very small probability that the Host could
read the bits during the transition and receive 01 or 10 instead of 11. If the
combination of HF3 and HF2 has significance, the Host would potentially read the
wrong combination.
Solutions:
Read the bits twice and check for consensus.
Assert HCS access for HCS + 1.5 Clock cycles so the status bit transitions
are stabilized.
4. Overwriting the Host Vector
The Host programmer should change the Host Vector register only when the Host
Command (HC) bit is clear. This guarantees the DSP interrupt control logic
receives a stable vector.
5. Cancelling a pending Host Command Exception
The Host Processor may elect to clear the HC bit to cancel the Host Command exception
request at any time before it is recognized by the DSP. The DSP may execute the Host
exception after the HC bit is cleared:
Because the Host does not know exactly when the exception is recognized
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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