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參數(shù)資料
| 型號： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 276/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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Register Descriptions (TMR_BASE = $1FFE80)
MOTOROLA
Quad Timer (TMR)
13-13
Preliminary
13
13.9.1.6 Count Direction (DIR)—Bit 4
This bit selects either the normal count up direction, or the reverse down direction.
0 = Count Up
1 = Count Down
13.9.1.7 External Initialization (EXT INIT)—Bit 3
This bit enables another counter/timer within the same module to force the re initialization
of this counter/timer when the other counter has an active compare event.
0 = External counter/timers can not force a re initialization of this counter/timer.
1 = External counter/timers may force a re initialization of this counter/timer.
13.9.1.8 Output Mode (OM)—Bits 2–0
These bits determine the mode of operation for the OFLAG output signal.
000 = Asserted while counter is active
001 = Clear OFLAG output on successful compare
010 = Set OFLAG output on successful compare
011 = Toggle OFLAG output on successful compare
100 = Toggle OFLAG output using alternating compare registers
101 = Set on compare, cleared on secondary source input edge
110 = Set on compare, cleared on counter rollover
111 = Enable Gated Clock output while counter is active1
Note:
Unexpected results may occur if the Output mode field is set to use alternating
Compare registers (mode 100) and the Count Once bit is set.
13.9.2 Timer Channel Status and Control Registers (SCR)
There are four Timer Status and Control Registers in this occurrence. Their addresses are:
TMRA0_SCR (Timer A, Channel 0 Status and Control)—Address: TMRA_BASE + $7
TMRA1_SCR (Timer A, Channel 1 Status and Control)—Address: TMRA_BASE + $F
TMRA2_SCR (Timer A, Channel 2 Status and Control)—Address: TMRA_BASE + $17
TMRA3_SCR (Timer A, Channel 3 Status and Control)—Address: TMRA_BASE + $1F
1. When the Output mode 0
×4 is used, alternating values of CMP1 and CMP2 are used to generate successful compares.
For example, when the Output mode is 0
×4, the counter counts until CMP1 value is reached, reinitializes, then counts
until CMP2 value is reached, reinitializes, then counts until CMP1 value is reached, and so on.
1. Primary count source must be set to one of the counter outputs.
相關(guān)PDF資料 |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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