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參數資料
| 型號： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數： | 184/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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11-24
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
SPI Register Descriptions (SPI_BASE = $1FFFE8)
11
11.11.1.6 SPI Master (SPMSTR)—Bit 8
This read/write bit selects master mode operation or slave mode operation.
0 = Slave mode
1 = Master mode (default)
11.11.1.7 Clock Polarity (CPOL)—Bit 7
This read/write bit determines the logic state of the SCLK pin between transmissions. To
transmit data between SPI modules, the SPI modules must have identical CPOL values.
0 = Falling edge of SCLK starts transmission
1 = Rising edge of SCLK starts transmission
11.11.1.8 Clock Phase (CPHA)—Bit 6
This read/write bit controls the timing relationship between the serial clock and SPI data.
To transmit data between SPI modules, the SPI modules must have identical CPHA
values. When CPHA = 0, the SS pin of the slave SPI module must be set to logic one
between full length data transmissions. Do not use CPHA = 0 while in the DMA mode.
11.11.1.9 SPI Enable (SPE)—Bit 5
This read/write bit enables the SPI module. Clearing SPE causes a partial reset of the SPI.
When setting/clearing this bit, no other bits in the SPSCR should be changed. Failure to
following this statement may result in spurious clocks.
0 = SPI module disabled
1 = SPI module enabled.
11.11.1.10 SPI Transmit Interrupt Enable (SPTIE)—Bit 4
This read/write bit enables interrupt requests generated by the SPTE bit. SPTE is set when
a full data length transfers from the Transmit Data Register to the Shift Register. The SPI
Transmitter Interrupt Enable (SPTIE) bit enables the SPTE flag to generate transmitter
interrupt requests, provided the SPI is enabled (SPE = 1). The clearing mechanism for the
SPTE flag is always just a write to the Transmit Data Register.
0 = SPTE interrupt requests disabled
1= SPTE interrupt requests enabled
11.11.1.11 SPI Receiver Full (SPRF)—Bit 3
This read-only flag is set each time full length data transfers from the Shift Register to the
Receive Data Register. SPRF generates an interrupt request if the SPRIE bit in the SPI
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PDF描述 |
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