參數(shù)資料
型號(hào)： MT90520
廠商： Zarlink Semiconductor Inc.
英文描述： 8-Port Primary Rate Circuit Emulation AAL1 SAR
中文描述： 8端口基本速率電路仿真AAL1特區(qū)
文件頁(yè)數(shù)： 125/180頁(yè)
文件大?。?/td> 1736K
代理商： MT90520
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MT90520
Data Sheet
125
Zarlink Semiconductor Inc.
6.2.4 Data RX_SAR Module
Address: 2020 (Hex)
Label: DRCR
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
DRENB
0
R/W
Data RX_SAR Enable.
When cleared, the Data RX_SAR Write Pointer (DRWP at 2026h) is reset to 00h and all
received data cells are ignored.
When set, received data cells are processed normally.
Default of ‘0’ means that the Data RX_SAR is usually disabled.
DROR_SE
1
R/W
Data RX_SAR Cell Buffer Overrun Service Enable.
When set, a ‘1’ on DROR in Register 2022h will cause the DATA_RXSAR_SRV bit to be
set in the Main Status Register at 0002h.
DRCA_SE
2
R/W
Data RX_SAR Cell Arrival Service Enable.
When set, a ‘1’ on DRCA in Register 2022h will cause the DATA_RXSAR_SRV bit to be
set in the Main Status Register at 0002h.
DRBHF_SE
3
R/W
Data RX_SAR Buffer Half Full Service Enable.
When set, a ‘1’ on DRBHF in Register 2022h will cause the DATA_RXSAR_SRV bit to be
set in the Main Status Register at 0002h.
DRCCR_SE
4
R/W
Data RX_SAR Cell Counter Rollover Service Enable.
When set, a ‘1’ on DRCCR in Register 2022h will cause the DATA_RXSAR_SRV bit to be
set in the Main Status Register at 0002h.
Reserved
15:5
R/O
Always reads “0000_0000_000”.
Table 45 - Data RX_SAR Control Register
Address: 2022 (Hex)
Label: DRSR
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
Reserved
0
R/O
Always reads ‘0’.
DROR
1
R/O/L
Data RX_SAR Cell Buffer Overrun Error.
If this bit is set, the DRWP (Register 2026h) = DRRP (Register 2028h). This signifies that
either a non-CBR cell has been overwritten or is about to be overwritten. Software must
take appropriate actions to adjust the read pointer so that further overruns do not occur.
Writing a ‘0’ to this bit clears it.
DRCA
2
R/O/L
Data RX_SAR Cell Arrival.
This bit is set each time a data cell is written to the Data RX_SAR Cell Buffer. Writing a ‘0’
to this bit clears it.
DRBHF
3
R/O/L
Data RX_SAR Buffer Half Full
This bit is set when the buffer is determined to be half full by comparing the read and write
pointers. Writing a ‘0’ to this bit clears it.
DRCCR
4
R/O/L
Data RX_SAR Cell Counter Rollover.
This bit is set when the Data RX_SAR Cell Counter, located in register 202Ah, overflows.
Writing a ‘0’ to this bit clears it.
Reserved
15:5
R/O
Always reads “0000_0000_000”.
Table 46 - Data RX_SAR Status Register
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PDF描述
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