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參數(shù)資料
| 型號(hào)： | MQ80C52TXXX-20/883D |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 6/604頁 |
| 文件大?。?/td> | 22337K |
| 代理商： | MQ80C52TXXX-20/883D |
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42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
register. Setting bit AES_REQUEST = 1 (AES_CTRL register) as described in section
"Security Operation Modes" on page 101 starts the first encryption. This causes the
next 128 bits of plain text data to be XORed with the previous cipher text data, see
According to IEEE 802.15.4 the input for the very first CBC operation has to be
prepared by a XOR operation of the plain text with the initialization vector (IV). The
value of the initialization vector is 0. However any other initialization vector can be
applied for non-compliant usage. This operation has to be prepared by the application
software.
Note that the MIC algorithm of the IEEE 802.15.4-2006 standard requires CBC mode
encryption only because it implements a one-way hash function.
The status of the security processing is indicated by register AES_STATUS. After a
AES processing time of 24 s the register bit AES_DONE changes to 1 (register
AES_STATUS) indicating that the security operation has finished (see "Digital Interface
The end of the AES processing can also be indicated by the AES_READY Interrupt.
The bit AES_ER of register AES_STATUS is set if the operation has finished with an
error. Otherwise this bit is zero but AES_DONE is ‘1’.
9.8.8.5 AES Interrupt Handling
The AES Interrupt handling is slightly different from all other IRQ’s. If the AES_IM Bit
(AES_CTRL Register) and the global interrupt enable flag is set, the AES core can
generate an AES Ready Interrupt (AES_READY). If the IRQ is issued, the
AES_STATUS register must be read to check the finish status of the last operation. If
AES_DONE is set, the last AES operation finished successfully. If AES_ER is set, an
error occurred during the last operation. The AES_ER flag is cleared automatically
during the read access to the AES_STATUS register. The AES_DONE flag is cleared
during the next read or write access to the AES_STATE (AES data) register.
The two status flags must be cleared before a new Interrupt can be issued.
If AES_IM is not set, the processing status can be polled by software (AES_STATUS
register), but no Interrupt occurs.
9.8.9 Receiver Override
The RX Override feature improves the network throughput under busy conditions.
When an incoming received frame is overlayed by a later starting stronger signal, the
overlayed signal would surely destroy the received frame. With an enabled RX Override
feature, the receiver breakes the reception and restarts synchronisation to the stronger
signal. The IRQs are set like after reception of a wrong FCS.
The feature RX Override is enabled if the bit RX_OVERRIDE in register RX_SYN is set.
9.8.10 Reduced Power Consumption Mode (RPC)
9.8.10.1 Overview
The Reduced Power Consumption mode is characterized by:
Significant power reduction for several transceiver operating modes
Self-contained, self-calibrating and adaptive power reduction schemes
The RPC mode of the ATmega2564/1284/644RFR2 offers a variety of independent
techniques and methods to significantly reduce the power consumption of the radio
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