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參數(shù)資料
| 型號(hào)： | MQ80C52TXXX-20/883D |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 386/604頁 |
| 文件大?。?/td> | 22337K |
| 代理商： | MQ80C52TXXX-20/883D |
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42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
27.5 Pre-scaling and Conversion Timing
27.5.1 Prescaler
By default, the successive approximation circuitry requires an input clock frequency
between 50 kHz and 4 MHz. If a lower resolution than 10 bits is needed, the input clock
frequency to the ADC can be as high as 8 MHz to get a higher sample rate. For
differential input channels the ADC clock speed is restricted to a maximum of 2 MHz.
Figure 27-3. ADC Prescaler
7-BIT ADC PRESCALER
ADC CLOCK SOURCE
CK
ADPS0
ADPS1
ADPS2
CK/128
CK/2
CK/4
CK/8
CK/16
CK/32
CK/64
Reset
ADEN
START
The ADC module contains a prescaler, which generates an acceptable ADC clock
frequency from any CPU frequency above 100 kHz. The pre-scaling is set by the ADPS
bits in ADCSRA. The prescaler starts counting from the moment when the ADC is
enabled. The prescaler keeps running for as long as the ADEN bit is set, and is
continuously reset when ADEN is low.
Note:
1. If the ADC prescaler value is changed while ADCEN is high then the resulting
start-up and track-and-hold times may be incorrect. These timings are set defined
by the ADSUT and ADTHT bits in register ADCSRC. Change ADC prescaler only
when ADC is disabled (ADEN=0).
27.5.2 Start-Up Timing
The ADC is enabled by setting the ADEN bit in ADCSRA. First the analog voltage
Characteristics" on page 554). A stable AVDD is indicated by the AVDDOK bit in
ADCSRB.
After AVDD has stabilized, the ADC is started. The ADC start-up time has a length of
tADSU and can be adjusted by the Start-Up time bits ADSUT5:0 in ADCSRC. If
differential input channels are used, then an additional initialization period tAINIT is
required by the gain amplifier. This period is configured by the Track-And-Hold Time
bits, ADTHT1:0 in ADCSRC. ADSUT5:0 and ADTHT1:0 are fixed numbers of ADC
clock cycles and can be setup for different ADC clock speeds.
The minimum required ADC start-up time is 20 s.
For a summary of start-up times and sequences see Table 27-1 on page 447, Table
相關(guān)PDF資料 |
PDF描述 |
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