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參數(shù)資料
| 型號(hào)： | MQ80C52TXXX-20/883D |
| 廠(chǎng)商： | TEMIC SEMICONDUCTORS |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁(yè)數(shù)： | 105/604頁(yè) |
| 文件大?。?/td> | 22337K |
| 代理商： | MQ80C52TXXX-20/883D |
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42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
match the output voltage of the main regulator. This fixed calibration result is stored and
used when the chip enters a power-down state where the main regulator is switched off.
Because the calibration setting is fixed, temperature and load current variations during
the following DEEP_SLEEP period are not regulated out. Thus the output voltage may
drift away from the target value. However the design guarantees that for allowed
operating conditions the output voltage will stay within valid limits. After every wake-up
a new calibration cycle is initiated.
The output driving capability of the Low Leakage Voltage Regulator is limited. Its main
purpose is to provide the leakage current of the connected analog and digital blocks.
At least one full calibration cycle of the Low Leakage Voltage Regulator has to be
completed before the power-chain can be disabled. Therefore if the CPU uses one of
the DEEP_SLEEP modes “power down” or “power save”, the power-chain is not
disabled before the Low Leakage Voltage Regulator completed this first calibration
cycle.
By default the LLVREG automatically starts the calibration after finishing the power-on
reset and the wake-up/start-up procedures (see section "Low Leakage Voltage
Regulator Control" below for a detailed description of the Low Leakage Voltage
Regulator).
Notes:
1. The LLVREG calibration will be inaccurate at a DEVDD supply voltage of
1.8V or lower. Therefore when operating the device at 1.8V the LLVREG
calibration should be disabled and the register values of LLDRL and
LLDRH should be set to 0x06 and 0x0f, respectively.
2. When waking up from Deep Sleep mode the LLVREG calibration starts
after 4 clock cycles of the 128 kHz oscillator. If the device goes to sleep
again earlier then the old calibration values will be used.
12.5.5 Low Leakage Voltage Regulator Control
The three register LLCR, LLDRL and LLDRH allow the software to monitor the
calibration process and to modify or correct the calibration results. The automatic
calibration is the normal operation mode. It is an internal process that does not require
any software interaction. Nevertheless the calibration is transparent for the user through
LLCR, LLDRL and LLDRH (control and data register respectively).
The register access requires a minimum system clock of at least the output frequency
of the 128 kHz RC oscillator. The register access will not work if the system clock is
slower. See chapter "System Clock and Clock Options" on page 174 for details on how
to set the system clock frequency.
Before the device can enter the sleep mode “power down” or “power save” the first
calibration cycle of the Low Leakage Voltage Regulator must be completed to get valid
fixed. It depends on the temperature, manufacturing process and the frequency of the
128 kHz RC oscillator (independent of the Watchdog setting).
Systems that require very short power-up times may temporarily disable the calibration
process by setting bit LLENCAL to 0. After disabling the calibration the register values
read from LLCR, LLDRL and LLDRH will be stable after at most five 64 kHz clock
cycles (clock output of the 128 kHz RC oscillator divided by 2).
The output voltage of the Low Leakage Voltage Regulator in sleep mode will be the
most accurate if constantly calibrated to compensate for any environmental changes
(e.g. temperature). However these changes may be slow enough to skip the calibration
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