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參數(shù)資料
| 型號： | MQ80C32-12SBD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 387/604頁 |
| 文件大?。?/td> | 22337K |
| 代理商： | MQ80C32-12SBD |
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447
42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
Table 27-1. Start-Up Time, Single Ended Channels
Parameter
Duration in ADC Clock Cycles
ADC Start-Up Time tADSU
4(ADSUT+1), minimum 20 s
Table 27-2. Start-Up Time, Differential Channels
Parameter
Duration in ADC Clock Cycles
ADC Start-Up Time tADSU
4(ADSUT+1), minimum 20 s
Gain Amplifier Initialization Time tAINIT
(1)
2(ADTHT+3)
Note:
1. Time tAINIT is 2(ADTHT+2) for ATmega128RFA1.
Figure 27-4. ADC Timing Diagram, Start-Up for Single Ended Channels
A D C C lo c k
A D E N
A D S C
A V D D O K
A D IF
A D C H
A D C L
A D C
S ta r t - U p
tA V P U
tA D S U
M U X a n d R E F S U p d a te
1 1 T A D C _C L K
C o n v e r s io n
A V D D
P o w e r -U p
S ig n a n d M S B o f R e s u lt
L S B o f R e s u lt
S a m p le
& H o ld
C o n v e r s io n
C o m p le t e
Figure 27-5. ADC Timing Diagram, Start-Up for Differential Channels
A D C C lo c k
A D E N
A D S C
A V D D O K
A D IF
A D C H
A D C L
A D C
S ta r t -U p
tA V P U
tA D S U
M U X a n d R E F S U p d a te
1 1 T A D C _ C L K
C o n v e r s io n
A V D D
P o w e r -U p
S ig n a n d M S B
L S B o f R e s u lt
S a m p le
& H o ld
C o n v e rs io n
C o m p le te
A m p lifie r
In it
tA IN IT
All bits of register ADCSRC are single buffered (2) through a temporary register to
which the CPU has random access. This ensures that start-up time and track-and-hold
time changes only take place at a safe point during the conversion. This mechanism is
identical to changing an ADC channel of reference voltage, see section "Changing
Note:
2. ADCSRC is not buffered in ATmega128RFA1. Therefore with these devices the
start-up time and the track-and-hold time must not change while a conversion is in
progress.
27.5.3 Conversion Timing
The delay from requesting a conversion start by setting the ADSC bit in ADCSRA to the
moment where the sample-and-hold takes place is fixed. The same fixed delay also
applies for auto triggered conversions. In this case three additional CPU clock cycles
are used for the trigger event synchronization logic. The delay is different for single-
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