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參數(shù)資料
| 型號： | MQ80C32-12SBD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 28/604頁 |
| 文件大小： | 22337K |
| 代理商： | MQ80C32-12SBD |
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123
42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
Bit 1:0 – OQPSK_DATA_RATE1:0 - Data Rate Selection
A write access to these register bits sets the OQPSK PSDU data rate used by the radio
transceiver. The reset value OQPSK_DATA_RATE = 0 is the PSDU data rate according
to IEEE 802.15.4. All other values are used in High Data Rate Modes.
Table 9-51 OQPSK_DATA_RATE Register Bits
Register Bits
Value
Description
OQPSK_DATA_RATE1:0
0
250 kb/s (IEEE 802.15.4 compliant)
1
500 kb/s
2
1000 kb/s
3
2000 kb/s
9.12.18 ANT_DIV – Antenna Diversity Control Register
Bit
7
6
5
4
NA ($14D)
ANT_SEL
Res2
Res1
Res0
ANT_DIV
Read/Write
R
Initial Value
0
Bit
3
2
1
0
NA ($14D)
ANT_DIV_EN
ANT_EXT_SW_EN
ANT_CTRL1
ANT_CTRL0
ANT_DIV
Read/Write
RW
Initial Value
0
1
This register controls the Antenna Diversity.
Bit 7 – ANT_SEL - Antenna Diversity Antenna Status
This register bit signals the currently selected antenna path. The selection may be
based either on the last antenna diversity cycle (ANT_DIV_EN = 1) or on the content of
register bits ANT_CTRL.
Table 9-52 ANT_SEL Register Bits
Register Bits
Value
Description
ANT_SEL
0
Antenna 0
1
Antenna 1
Bit 6:4 – Res2:0 - Reserved
Bit 3 – ANT_DIV_EN - Enable Antenna Diversity
If this register bit is set the Antenna Diversity algorithm is enabled. On reception of a
frame the algorithm selects an antenna autonomously during SHR search. This
selection is kept until
1. A new SHR search starts or
2. Receive states are left or
3. A manually programming of bits ANT_CTRL occurred. If ANT_DIV_EN = 1 the bit
ANT_EXT_SW_EN shall also be set to 1.
Table 9-53 ANT_DIV_EN Register Bits
Register Bits
Value
Description
ANT_DIV_EN
0
Antenna Diversity algorithm disabled
1
Antenna Diversity algorithm enabled
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PDF描述 |
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