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參數資料
| 型號： | ISP1362BD |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64 |
| 文件頁數： | 14/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362BD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁當前第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
14 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
8.9 GoodLink
Indication of a good USB connection is provided through the GoodLink technology
(open-drain, maximum current: 4 mA). During enumeration, LED indicators blink ON
momentarily corresponding to the enumeration traf
fi
c of the ISP1362 ports. The LED
also blinks ON whenever there is valid traf
fi
c to the USB ports. In the
‘
suspend
’
mode,
the LED is OFF.
This feature of GoodLink provides a user-friendly indication on the status of the USB
traf
fi
c between the host and the hub, as well as the connected devices. It is a useful
diagnostics tool to isolate faulty equipment and helps to reduce
fi
eld support and
hotline costs.
8.10 Charge pump
The charge pump generates a 5 V supply from 3.3 V to drive V
BUS
when the ISP1362
is an A-device in the OTG mode. For details, see
Section 11.6
.
9.
Host and device bus interface
The interface between the external microprocessor and the ISP1362 Host Controller
(HC) and Device Controller (DC) is separately handled by the individual bus interface
circuitry. The host or device automux selects the path for the host access or the
device access. This selection is determined by the A1 address line. For any access
to HC or DC registers, the command phase and the data phase are needed, which is
determined by the A0 address line.
All the functionality of the ISP1362 can be accessed using a group of registers and
two buffer memory areas (one for the HC and the other the DC). Registers can be
accessed using the Programmed I/O (PIO) mode. The buffer memory can be
accessed using both the PIO and direct memory access (DMA) modes.
When CS is LOW (active), the address pin A1 has priority over DREQ and DACK.
Therefore, as long as the CS pin is held LOW, the ISP1362 bus interface does not
respond to any DACK signals. When CS is HIGH (inactive), the bus interface will
respond to DREQn and DACKn. The address pin A1 will be ignored when CS is
inactive.
An active DACKn signal when the DREQn is inactive will be ignored. If DREQ1,
DACK1, DREQ2 and DACK2 are active, the bus interface will be switched off to avoid
potential data corruption.
Table 3
provides the bus access priority for the ISP1362.
[1]
Only for enabling of the bus and disabling of the bus. Depends only on the DACK signal.
Table 3:
Priority
1
2
3
4
5
Bus access priority table for the ISP1362
CS
A1
DACK1
L
L
X
L
H
X
H
X
L
H
X
X
H
X
X
DACK2
X
X
X
L
X
DREQ1
X
X
H
L
H
DREQ2
X
X
L
H
H
HC and DC active
HC
DC
HC
[1]
DC
[1]
no driving
相關PDF資料 |
PDF描述 |
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