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參數(shù)資料
| 型號： | HYB18T512160AF-3.7 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 512-Mbit DDR2 SDRAM |
| 中文描述： | 512兆位DDR2 SDRAM的 |
| 文件頁數(shù)： | 105/117頁 |
| 文件大?。?/td> | 2102K |
| 代理商： | HYB18T512160AF-3.7 |
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Data Sheet
105
Rev. 1.3, 2005-01
09112003-SDM9-IQ3P
HYB18T512[40/80/16]0AF–[3/3S/3.7/5]
512-Mbit DDR2 SDRAM
AC Timing Measurement Conditions
8
AC Timing Measurement Conditions
8.1
Reference Load for Timing Measurements
Figure 72
represents the timing reference load used in
defining the relevant timing parameters of the device. It
is not intended to either a precise representation of the
typical system environment nor a depiction of the actual
load presented by a production tester. System
designers should use IBIS or other simulation tools to
correlate the timing reference load to a system
environment.
Manufacturers
correlate
to
their
production test conditions, generally a coaxial
transmission line terminated at the tester electronics.
This reference load is also used for output Slew Rate
characterization. The output timing reference voltage
level for single ended signals is the crosspoint with
V
TT
.
The output timing reference voltage level for differential
signals is the crosspoint of the true (e.g. DQS) and the
complement (e.g. DQS) signal.
Figure 72
Reference Load for Timing Measurements
8.2
Slew Rate Measurement Conditions
8.2.1
Output Slew Rate
For DQ and single ended DQS signals output Slew
Rate for falling and rising edges is measured between
V
TT
– 250 mV and
V
TT
+ 250 mV.
For differential signals (DQS / DQS) output Slew Rate
is measured between DQS - DQS = –500 mV and
DQS – DQS = + 500 mV. Output Slew Rate is defined
with the reference load according to
Figure 72
and
verified by design and characterization, but not subject
to production test.
8.2.2
Input Slew Rate - Differential signals
Input Slew Rate for differential signals (CK / CK, DQS /
DQS, RDQS / RDQS) for rising edges are measured
from CK - CK = –250 mV to CK – CK = +500 mV and
from CK – CK = +250 mV to CK – CK = –500mV for
falling edges.
DUT
25 Ohm
V
TT
=
V
DDQ
/ 2
CK, CK
Timing Reference Points
VDDQ
DQ
DQS
DQS
RDQS
RDQS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYB18T512160AF-3S | 512-Mbit DDR2 SDRAM |
| HYB18T512400AF-3 | 512-Mbit DDR2 SDRAM |
| HYB18T512400AF-3S | 512-Mbit DDR2 SDRAM |
| HYB18T512800AF-3 | 512-Mbit DDR2 SDRAM |
| HYB18T512800AF-3.7 | 512-Mbit DDR2 SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYB18T512161BF-25 | 制造商:Qimonda 功能描述:SDRAM, DDR, 32M x 16, 84 Pin, Plastic, BGA |
| HYB18T512400AF-5 | 制造商:Intersil Corporation 功能描述:SDRAM, DDR, 128M x 4, 60 Pin, Plastic, BGA |
| HYB18T512400BF-3S | 制造商:Qimonda 功能描述: |
| HYB18T512800AF-3S | 制造商:Qimonda 功能描述: 制造商:Infineon Technologies AG 功能描述:32M X 16 DDR DRAM, 0.45 ns, PBGA84 |
| HYB18T512800BF-2.5 | 功能描述:IC DDR2 SDRAM 512MBIT 60TFBGA RoHS:是 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:60 系列:- 格式 - 存儲(chǔ)器:EEPROMs - 串行 存儲(chǔ)器類型:EEPROM 存儲(chǔ)容量:16K (2K x 8) 速度:2MHz 接口:SPI 3 線串行 電源電壓:2.5 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:8-PDIP 包裝:管件 產(chǎn)品目錄頁面:1449 (CN2011-ZH PDF) |
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