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參數(shù)資料
| 型號： | FW32305 |
| 英文描述： | 1394A PCI PHY/Link Open Host Controller Interface |
| 中文描述： | 1394A端口物理層的PCI /鏈接開放主機(jī)控制器接口 |
| 文件頁數(shù)： | 146/152頁 |
| 文件大?。?/td> | 1625K |
| 代理商： | FW32305 |
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146
Agere Systems Inc.
FW323 05
1394A PCI PHY/Link Open Host Controller Interface
Data Sheet, Rev. 2
October 2001
Internal Register Configuration
(continued)
Table 129. PHY Core Register Fields for Cable Environment
(continued)
Field
Watchdog
Size
1
Type Power Reset Value
RW
Description
0
When set to one, the PHY core will set Port_event to one if
resume operations commence for any port.
Initiate Short (Arbitrated) Bus Reset.
A write of one to this bit
instructs the PHY core to set ISBR true and reset_time to
SHORT_RESET_TIME. These values in turn cause the PHY
core to arbitrate and issue a short bus reset. This bit is self-
clearing.
Loop Detect.
A write of one to this bit clears it to zero.
Cable Power Failure Detect.
Set to one when the PS bit
changes from one to zero. A write of one to this bit clears it to
zero.
Arbitration State Machine Timeout.
A write of one to this bit
clears it to zero (see MAX_ARB_STATE_TIME).
Port Event Detect.
The PHY core sets this bit to one if any of
connected, bias, disabled, or fault change for a port whose
Int_enable bit is one. The PHY core also sets this bit to one if
resume operations commence for any port and Watchdog is
one. A write of one to this bit clears it to zero.
Enable Arbitration Acceleration.
When set to one, the PHY
core will use the enhancements specified in clause 7.10 of
1394a-2000 specification. PHY core behavior is unspecified if
the value of Enab_accel is changed while a bus request is
pending.
Enable multispeed packet concatenation. When set to one, the
link will signal the speed of all packets to the PHY core.
Selects which of eight possible PHY core register pages are
accessible through the window at PHY core register addresses
1000
2
through 1111
2
, inclusive.
If the page selected by Page_select presents per-port informa-
tion, this field selects which port’s registers are accessible
through the window at PHY core register addresses 1000
2
through 1111
2
, inclusive. Ports are numbered monotonically
starting at zero, p0.
ISBR
1
RW
0
Loop
Pwr_fail
1
1
RW
RW
0
1
Timeout
1
RW
0
Port_event
1
RW
0
Enab_accel
1
RW
0
Enab_multi
1
RW
0
Page_select
3
RW
000
Port_select
4
RW
0000
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