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參數(shù)資料
| 型號(hào)： | FW32305 |
| 英文描述： | 1394A PCI PHY/Link Open Host Controller Interface |
| 中文描述： | 1394A端口物理層的PCI /鏈接開放主機(jī)控制器接口 |
| 文件頁數(shù)： | 100/152頁 |
| 文件大?。?/td> | 1625K |
| 代理商： | FW32305 |
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100
Agere Systems Inc.
FW323 05
1394A PCI PHY/Link Open Host Controller Interface
Data Sheet, Rev. 2
October 2001
Internal Registers
(continued)
Table 87. Link Control Register Description
Bit
31:23
22
Field Name
Reserved
cycleSource
Type
R
RSC
Description
Reserved.
Bits 31:23 return 0s when read.
Set to 0, since the FW323 does not support an external cycle
timer.
When this bit is set, and the PHY core has notified the FW323 that
it is root, the FW323 generates a cycle start packet every time the
cycle timer rolls over, based on the setting of bit 22. When this bit
is cleared, the OHCI accepts received cycle start packets to main-
tain synchronization with the node which is sending them. This bit
is automatically reset when bit 25 (cycleTooLong) of the interrupt
event register is set and cannot be set until bit 25 (cycleTooLong)
is cleared.
When this bit is set, the cycle timer offset counts cycles of the
24.576 MHz clock and rolls over at the appropriate time based on
the settings of the above bits. When this bit is cleared, the cycle
timer offset does not count.
Reserved.
Bits 19:11 return 0s when read.
When this bit is set, the receiver accepts incoming PHY core
packets into the AR request context if the AR request context is
enabled. This does not control receipt of self-identification.
When this bit is set, the receiver accepts incoming self-identifica-
tion packets. Before setting this bit to 1, software must ensure that
the self-ID buffer pointer register contains a valid address.
Reserved.
Bits 8:0 return 0s when read.
21
cycleMaster
RSCU
20
CycleTimerEnable
RSC
19:11
10
Reserved
RcvPhyPkt
R
RSC
9
RcvSelfID
RSC
8:0
Reserved
R
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