參數(shù)資料
型號： FDC37B787-NS
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR
中文描述： MULTIFUNCTION PERIPHERAL, PQFP128
封裝： ROHS COMPLIANT, QFP-128
文件頁數(shù)： 83/249頁
文件大?。?/td> 932K
代理商： FDC37B787-NS
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84
TABLE 37 - REGISTER SUMMARY FOR AN INDIVIDUAL UART CHANNEL
REGISTER
ADDRESS*
REGISTER NAME
ADDR = 0
DLAB = 0
ADDR = 0
DLAB = 0
Only)
ADDR = 1
DLAB = 0
REGISTER
SYMBOL
RBR
BIT 0
BIT 1
Receive Buffer Register (Read Only)
Data Bit 0
(Note 1)
Data Bit 0
Data Bit 1
Transmitter Holding Register (Write
THR
Data Bit 1
Interrupt Enable Register
IER
Enable
Received
Data
Available
Interrupt
(ERDAI)
Enable
Transmitter
Holding
Register
Empty
Interrupt
(ETHREI)
Interrupt ID Bit
ADDR = 2
Interrupt Ident. Register (Read Only)
IIR
"0" if
Interrupt
Pending
FIFO Enable RCVR FIFO
ADDR = 2
FIFO Control Register (Write Only)
FCR
(Note 7)
LCR
Reset
Word Length
Select Bit 1
(WLS1)
Request to
Send (RTS)
ADDR = 3
Line Control Register
Word Length
Select Bit 0
(WLS0)
ADDR = 4
MODEM Control Register
MCR
Data
Terminal
Ready
(DTR)
Data Ready
(DR)
Delta Clear
to Send
(DCTS)
Bit 0
Bit 0
ADDR = 5
ADDR = 6
Line Status Register
LSR
Overrun Error
(OE)
Delta Data Set
Ready (DDSR)
MODEM Status Register
MSR
ADDR = 7
Scratch Register (Note 4)
Divisor Latch (LS)
SCR
DDL
Bit 1
Bit 1
ADDR = 0
DLAB = 1
ADDR = 1
DLAB = 1
*DLAB is Bit 7 of the Line Control Register (ADDR = 3).
Note 1: Bit 0 is the least significant bit. It is the first bit serially transmitted or received.
Note 2: When operating in the XT mode, this bit will be set any time that the transmitter shift register is
empty.
Divisor Latch (MS)
DLM
Bit 8
Bit 9
相關(guān)PDF資料
PDF描述
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