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參數(shù)資料
| 型號： | FDC37B787-NS |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | ROHS COMPLIANT, QFP-128 |
| 文件頁數(shù)： | 143/249頁 |
| 文件大小： | 932K |
| 代理商： | FDC37B787-NS |
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UF
The update-ended interrupt flag bit is set after
each update cycle. When the UIE bit is also a
"1", the "1" in UF causes the IRQF bit to be set
and asserts IRQB. A RESET_DRV or a read of
Register C causes UF to be cleared.
REGISTER D (DH) - BITS[7,6] ARE READ-ONLY, BITS[5:0] ARE READ/WRITE
MSB
b7
b6
b5
b4
VRT
0
VRT
When a "1", this bit indicates that the contents of
the RTC are valid. A "0" appears in the VRT bit
when the battery voltage is low. The VRT bit is a
read-only bit, which can only be set by a read of
Register D. Refer to Power Management for the
conditions when this bit is reset. The processor
program can set the VRT bit when the time and
calendar are initialized to indicate that the time is
valid.
b6
Read as zero and cannot be written.
145
b3-0
The unused bits of Register C are read as zeros
and cannot be written.
LSB
b0
b3
b2
b1
Date Alarm
b5:b0
Date Alarm; These bits store the date of month
alarm value. If set to 000000b, then a don’t care
state is assumed. The host must configure the
date alarm for these bits to do anything, yet they
can be written at any time. If the date alarm is
not enabled, these bits will return zeros. These
bits are not affected by RESET_DRV.
Note: Bits[6:0] are not accessible during an update
cycle.
REGISTER 7E (7Eh) CONTROL REGISTER 1
Default is 0; cleared upon Vbat POR. This
register is battery backed-up.
D7
D6
0
D5
0
D4
0
D3
0
D2
D1
D0
XTAL_
CAP
VTR_POR
_EN
VTR_POR
_OFF
AL_REM_
EN
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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