t
參數(shù)資料
型號(hào)： EVAL-ADUC7128QSPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 4/92頁(yè)
文件大?。?/td> 0K
描述： KIT DEV FOR ADUC7128
產(chǎn)品培訓(xùn)模塊： ARM7 Applications & Tools
Intro to ARM7 Core & Microconverters
設(shè)計(jì)資源： ADUC7128 Dev System Schematic
ADUC7128 Gerber Files
標(biāo)準(zhǔn)包裝： 1
系列： QuickStart™ PLUS 套件
類型： MCU
適用于相關(guān)產(chǎn)品： ADuC7128
所含物品： 評(píng)估板、電源、纜線、軟件、仿真器和說(shuō)明文檔
產(chǎn)品目錄頁(yè)面： 739 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： ADUC7128BSTZ126-RLDKR-ND - IC DAS MCU ARM7 ADC/DDS 64-LQFP
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ADUC7128BSTZ126-ND - IC DAS MCU ARM7 ADC/DDS 64-LQFP
ADUC7128BCPZ126-ND - IC DAS MCU ARM7 ADC/DDS 64-LFCSP
ADuC7128/ADuC7129
Rev. 0 | Page 12 of 92
Table 6. SPI Master Mode Timing (PHASE Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width1
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
2 × tHCLK + 2 × tUCLK
ns
tDOSU
Data output setup before SCLOCK edge
75
ns
tDSU
Data input setup time before SCLOCK edge2
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge2
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLOCK rise time
5
12.5
ns
tSF
SCLOCK fall time
5
12.5
ns
1 tHCLK depends on the clock divider or CD bits in the PLLCON MMR, tHCLK = tUCLK/2CD.
2 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
SCLOCK
(POLARITY = 0)
SCLOCK
(POLARITY = 1)
tSH
tSL
tSR
tSF
MOSI
MSB
BIT 6 TO BIT 1
LSB
MISO
MSB IN
BIT 6 TO BIT 1
LSB IN
tDR
tDF
tDAV
tDOSU
tDSU
tDHD
06
02
0-
0
5
Figure 7. SPI Master Mode Timing (PHASE Mode = 0)
相關(guān)PDF資料
PDF描述
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