40°C < TA < +85°C, " />
參數(shù)資料
型號： EVAL-ADAU1761Z
廠商： Analog Devices Inc
文件頁數(shù)： 3/92頁
文件大小： 0K
描述： BOARD EVAL FOR ADAU1761
標準包裝： 1
系列： SigmaDSP®
主要目的： 音頻編解碼器
嵌入式： 是，DSP
已用 IC / 零件： ADAU1761
主要屬性： 立體聲，24 位，8 ~ 96 kHz 采樣率，GUI 工具
次要屬性： I²C 和 GPIO 接口，2 差分和 1 個立體聲單端模擬輸入和輸出
已供物品： 2 個板，線纜，CD
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
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ADAU1761BCPZ-ND - IC SIGMADSP CODEC PLL 32LFCSP
ADAU1761
Rev. C | Page 11 of 92
DIGITAL TIMING SPECIFICATIONS
40°C < TA < +85°C, IOVDD = 3.3 V ± 10%.
Table 7. Digital Timing
Limit
Parameter
tMIN
tMAX
Unit
Description
MASTER CLOCK
tMP
74
488
ns
MCLK period, 256 × fS mode.
tMP
37
244
ns
MCLK period, 512 × fS mode.
tMP
24.7
162.7
ns
MCLK period, 768 × fS mode.
tMP
18.5
122
ns
MCLK period, 1024 × fS mode.
SERIAL PORT
tBIL
5
ns
BCLK pulse width low.
tBIH
5
ns
BCLK pulse width high.
tLIS
5
ns
LRCLK setup. Time to BCLK rising.
tLIH
5
ns
LRCLK hold. Time from BCLK rising.
tSIS
5
ns
DAC_SDATA setup. Time to BCLK rising.
tSIH
5
ns
DAC_SDATA hold. Time from BCLK rising.
tSODM
50
ns
ADC_SDATA delay. Time from BCLK falling in master mode.
SPI PORT
fCCLK
10
MHz
CCLK frequency.
tCCPL
10
ns
CCLK pulse width low.
tCCPH
10
ns
CCLK pulse width high.
tCLS
5
ns
CLATCH setup. Time to CCLK rising.
tCLH
10
ns
CLATCH hold. Time from CCLK rising.
tCLPH
10
ns
CLATCH pulse width high.
tCDS
5
ns
CDATA setup. Time to CCLK rising.
tCDH
5
ns
CDATA hold. Time from CCLK rising.
tCOD
50
ns
COUT three-stated. Time from CLATCH rising.
I2C PORT
fSCL
400
kHz
SCL frequency.
tSCLH
0.6
μs
SCL high.
tSCLL
1.3
μs
SCL low.
tSCS
0.6
μs
Setup time; relevant for repeated start condition.
tSCH
0.6
μs
Hold time. After this period, the first clock is generated.
tDS
100
ns
Data setup time.
tSCR
300
ns
SCL rise time.
tSCF
300
ns
SCL fall time.
tSDR
300
ns
SDA rise time.
tSDF
300
ns
SDA fall time.
tBFT
0.6
μs
Bus-free time. Time between stop and start.
DIGITAL MICROPHONE
RLOAD = 1 MΩ, CLOAD = 14 pF.
tDCF
10
ns
Digital microphone clock fall time.
tDCR
10
ns
Digital microphone clock rise time.
tDDV
22
30
ns
Digital microphone delay time for valid data.
tDDH
0
12
ns
Digital microphone delay time for data three-stated.
相關(guān)PDF資料
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MAX6174BASA+ IC VREF SERIES PREC 4.096V 8SOIC
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EVAL-ADAU1966Z 制造商:Analog Devices 功能描述:ADAU1966, DAC, SIGMA DELTA, SPI, I2C, EV
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