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參數(shù)資料
| 型號： | EDE5104AJSE |
| 廠商： | Elpida Memory, Inc. |
| 英文描述： | EDE5104AJSE |
| 中文描述： | EDE5104AJSE |
| 文件頁數(shù)： | 50/77頁 |
| 文件大?。?/td> | 604K |
| 代理商： | EDE5104AJSE |
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EDE5104AJSE, EDE5108AJSE, EDE5116AJSE
Data Sheet E1043E40 (Ver. 4.0)
50
Burst Read Command [READ]
The Burst Read command is initiated by having /CS and /CAS low while holding /RAS and /WE high at the rising
edge of the clock. The address inputs determine the starting column address for the burst. The delay from the start
of the command to when the data from the first cell appears on the outputs is equal to the value of the read latency
(RL). The data strobe output (DQS) is driven low 1 clock cycle before valid data (DQ) is driven onto the data bus.
The first bit of the burst is synchronized with the rising edge of the data strobe (DQS). Each subsequent data-out
appears on the DQ pin in phase with the DQS signal in a source synchronous manner.
The RL is equal to an additive latency (AL) plus /CAS latency (CL). The CL is defined by the mode register set
(MRS), similar to the existing SDR and DDR-I SDRAMs. The AL is defined by the extended mode register set
(EMRS).
READ
NOP
/CK
CK
T0
T1
T2
T3
T4
T5
T6
T7
T8
Command
DQS, /DQS
DQ
out0
out1
out2
out3
CL = 3
RL = 3
≤
tDQSCK
Burst Read Operation (RL = 3, BL = 4 (AL = 0 and CL = 3))
READ
NOP
/CK
CK
T0
T1
T2
T3
T4
T5
T6
T7
T8
Command
DQS, /DQS
DQ
out0
out1
out2
out3
out4
out5
out6
out7
≤
tDQSCK
CL = 3
RL = 3
Burst Read Operation (RL = 3, BL = 8 (AL = 0 and CL = 3))
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EDE5108AJBG | 512M bits DDR2 SDRAM |
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| EDE5116AJBG | 512M bits DDR2 SDRAM |
| EDE5116AJBG-6E-E | 512M bits DDR2 SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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