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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 151/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
Lucent Technologies Inc.
DRAFT COPY
151
Timing Characteristics and Requirements
(continued)
External Memory Interface
(continued)
A = number of DSP clock cycles programmed into the
mwait
register (XATIM, YATIM, IATIM) for the access.
Figure 38. External Memory Data Write Timing Diagram (DENB2 = 0, DENB1 = 1, DENB0 = 0)
Table 107. Timing Characteristics for External Memory Data Write (RWNADV
= 1, DENB
= 1)
RWNADV is bit 3 of the
ioc
register.
DENB is replaced with the DENB[2:0] bit of the
ioc
register that corresponds to the memory segment that is accessed. DENB is DENB2 for
the IO segment, DENB1 for the ERAMHI and ERAMLO segments, and DENB0 for the EROM segment.
WDDLY is bit 10 of the
ioc
register.
T = internal clock period (CLK).
Abbreviated
Reference
t131
t132
t134
Parameter
Condition
Min
Max Unit
Write Overlap (enable low to 3-state)
RWN Advance (RWN high to enable high)
Write Data Setup (data valid to RWN high)
—
—
—
0
0
2
—
—
—
—
—
—
—
T/2
T
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
WDDLY
§
= 0
WDDLY
§
= 1
—
WDDLY
§
= 0
WDDLY
§
= 1
—
—
WDDLY
§
= 0
WDDLY
§
= 1
§
(T × (A – 0.5)) – 3
(T × (A – 1)) – 3
(T × A) – 3
T/2 – 4
T – 4
T/2 – 3
T/2 – 3
—
—
t135
t137
RWN Width (low to high)
Write Data Activation Delay (RWN low to DB
active)
Enable Delay (RWN low to enable Low)
Address Valid (valid to enable low)
Write Data Deactivation Delay (RWN high to DB
3-state)
t138
t139
t142
ERAMLO
EROM
CKO
AB
RWN
DB
WRITE ADDRESS
READ ADDRESS
V
OH
V
OL
V
OH
V
OL
V
OH
V
OL
V
OH
V
OL
V
OH
V
OL
WRITE DATA
READ
t131
t132
t134
t137
t135
t139
V
OH
V
OL
t138
A
= 3
A
= 2
t142
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| DSP1627F32K11IR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP|16-BIT|CMOS|QFP|100PIN|PLASTIC |
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