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參數(shù)資料
| 型號： | AK4673EG |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 元件分類： | Codec |
| 英文描述： | Stereo CODEC with MIC/HP-AMP and Touch Screen Controller |
| 中文描述： | 立體聲編解碼器麥克風/惠普- AMP及觸摸屏控制器 |
| 文件頁數(shù)： | 63/107頁 |
| 文件大?。?/td> | 1171K |
| 代理商： | AK4673EG |
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[AK4673]
MS0670-E-00
2007/09
- 63 -
■
Full-differential Mono Line Output (LOP/LON pins)
When LODIF bit = “1”, LOUT/ROUT pins become LOP/LON pins, respectively. Lch/Rch signal of DAC or
LIN2/RIN2/LIN3/RIN3/LIN4/RIN4 is output from the LOP/LON pins which is full-differential as (L+R)/2 signal. The
load impedance is 10k
Ω
(min) for LOP and LON pins, respectively. When the PMLO bit = “0”, the mono line output
enters power-down mode and the output is Hi-Z. When the PMLO bit is “1” and LOPS bit is “1”, mono line output enters
power-save mode. Pop noise at power-up/down can be reduced by changing PMLO bit at LOPS bit = “0”. When PMLO
bit = “1” and LOPS bit = “0”, mono line output enters in normal operation. LOVL bit set the gain of mono line output.
When L4DIF=LODIF bits = “1”, full-differential output signal is as follows: (LOP)
(LON) = (IN4+)
(IN4
).
“DACL”
DAC
LOP pin
LON pin
“LOVL”
Figure 51. Mono Line Output
LOVL
0
1
Gain
+6dB
+8dB
Output Voltage (typ)
1.2 x AVDD
1.5 x AVDD
(default)
Table 52. Mono Line Output Volume Setting
PMLO
0
LOPS
x
1
0
Mode
LOP
Hi-Z
Hi-Z
LON
Hi-Z
VCOM/2
Normal Operation
(default)
Power-down
Power-save
Normal Operation
1
Normal Operation
Table 53. Mono Line Output Mode Setting (x: Don’t care)
PMLO bit
LOPS bit
LOP pin
LON pin
VCOM
VCOM
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Figure 52. Power-up/Power-down Timing for Mono Line Output
相關PDF資料 |
PDF描述 |
|---|---|
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| AK4682EQ | Multi-channel CODEC with 2Vrms Stereo Selector |
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| AK4683EQ | Asynchronous Multi-Channel Audio CODEC with DIR/T |
| AK4683 | Asynchronous Multi-Channel Audio CODEC with DIR/T |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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