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參數(shù)資料
| 型號： | ADUC7121BBCZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 92/96頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARM7TDMI MCU 126KB 108CSPBGA |
| 標準包裝： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 41.78MHz |
| 連通性： | I²C，SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 126KB（63K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 8K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 9x12b，D/A 4x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -10°C ~ 95°C |
| 封裝/外殼： | 108-LFBGA，CSPBGA |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁當前第92頁第93頁第94頁第95頁第96頁
ADuC7121
Data Sheet
Rev. B | Page 92 of 96
Table 132. T3CON MMR Bit Designations
Bit
Value
Description
15:9
These bits are reserved and should be written as
0s by user code.
8
Count up/down enable.
Set by user code to configure Timer3 to count up.
Cleared by user code to configure Timer3 to
count down.
7
Timer3 enable.
Set by user code to enable Timer3.
Cleared by user code to disable Timer3.
6
Timer3 operating mode.
Set by user code to configure Timer3 to operate
in periodic mode.
Cleared by user to configure Timer3 to operate in
free-running mode.
5
Watchdog timer mode enable.
Set by user code to enable watchdog mode.
Cleared by user code to disable watchdog mode.
4
Secure clear bit.
Set by the user to use the secure clear option.
Cleared by the user to disable the secure clear
option by default.
3:2
Timer3 Clock(32.768 kHz) prescaler.
00
Source clock divide-by-1 (default).
01
Reserved.
10
Reserved.
11
Reserved.
1
Watchdog timer IRQ enable.
Set by user code to produce an IRQ instead of a
reset when the watchdog reaches 0.
Cleared by user code to disable the IRQ option.
0
PD_OFF.
Set by user code to stop Timer3 when the
peripherals are powered down via Bit 4 in the
POWCON MMR.
Cleared by user code to enable Timer3 when the
peripherals are powered down via Bit 4 in the
POWCON MMR.
Secure Clear Bit (Watchdog Mode Only)
The secure clear bit is provided for a higher level of protection.
When set, a specific sequential value must be written to T3CLRI
to avoid a watchdog reset. The value is a sequence generated by
the 8-bit linear feedback shift register (LFSR) polynomial = X8 +
X6 + X5 + X + 1.
The initial value or seed is written to T3CLRI before entering
watchdog mode. After entering watchdog mode, a write to
T3CLRI must match this expected value. If it matches, the LFSR
is advanced to the next state when the counter reload happens.
If it fails to match the expected state, reset is immediately
generated, even if the count has not yet expired.
Because of the properties of the polynomial, do not use the
value, 0x00, as an initial seed. Value 0x00 is always guaranteed
to force an immediate reset. The value of the LFSR cannot be
read; it must be tracked/generated in software.
Example of a sequence:
1. Enter initial seed, 0xAA, in T3CLRI before starting Timer3
in watchdog mode.
2. Enter 0xAA in T3CLRI; Timer3 is reloaded.
3. Enter 0x37 in T3CLRI; Timer3 is reloaded.
4. Enter 0x6E in T3CLRI; Timer3 is reloaded.
5. Enter 0x66. 0xDC was expected; the watchdog resets
the chip.
Figure 40. 8-Bit LFSR
CLOCK
Q
D
4
Q
D
5
Q
D
3
Q
D
7
Q
D
6
Q
D
2
Q
D
1
Q
D
0
09492-
039
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