參數(shù)資料
型號(hào)： AD9991KCPZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 4/60頁(yè)
文件大小： 0K
描述： IC CCD SIGNAL PROCESSOR 56-LFCSP
產(chǎn)品變化通告： Product Discontinuance 27/Oct/2011
標(biāo)準(zhǔn)包裝： 2,500
類型： CCD 信號(hào)處理器，10 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
安裝類型： 表面貼裝
封裝/外殼： 56-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 56-LFCSP-VQ（8x8）
包裝： 帶卷 (TR)
AD9991
–12–
P[0]
PIXEL
PERIOD
RG
H1/H3
RGf[12]
P[48] = P[0]
Hf[24]
CCD
SIGNAL
P[24]
P[12]
P[36]
Hr[0]
RGr[0]
SHD[0]
NOTES
ALL SIGNAL EDGES ARE FULLY PROGRAMMABLE TO ANY OF THE 48 POSITIONS WITHIN ONE PIXEL PERIOD.
DEFAULT POSITIONS FOR EACH SIGNAL ARE SHOWN.
POSITION
tS1
H2/H4
SHP[24]
Figure 7. High Speed Timing Default Locations
NOTES
DATA OUTPUT (DOUT) AND DCLK PHASE ARE ADJUSTABLE WITH RESPECT TO THE PIXEL PERIOD.
WITHIN ONE CLOCK PERIOD, THE DATA TRANSITION CAN BE PROGRAMMED TO 48 DIFFERENT LOCATIONS.
OUTPUT DELAY (
t
OD) FROM DCLK RISING EDGE TO DOUT RISING EDGE IS PROGRAMMABLE.
P[0]
P[48] = P[0]
PIXEL
PERIOD
P[12]
P[24]
P[36]
DOUT
DCLK
t
OD
Figure 8a. Digital Output Phase Adjustment
NOTES
DEFAULT TIMING VALUES ARE SHOWN: SHDLOC = 0, DOUT PHASE = 0, DCLKMODE = 0.
HIGHER VALUES OF SHD AND/OR DOUTPHASE WILL SHIFT DOUT TRANSITION TO THE RIGHT, WITH RESPECT TO CLI LOCATION.
DCLK
DOUT
CCDIN
CLI
SHD
(INTERNAL)
N
N+1
N+2
N+12
N+11
N+10
N+9
N+8
N+7
N+6
N+5
N+4
N+3
N+13
N-13
N-3
N-4
N-5
N-6
N-7
N-8
N-9
N-10
N-11
N-12
N-2
N-1
N+1
N
SAMPLE PIXEL N
PIPELINE LATENCY=11 CYCLES
t
CLIDLY
N-1
N+2
Figure 8b. Pipeline Delay
REV. 0
相關(guān)PDF資料
PDF描述
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