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參數(shù)資料
| 型號： | AD9991KCPZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 35/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 56-LFCSP |
| 產(chǎn)品變化通告： | Product Discontinuance 27/Oct/2011 |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | CCD 信號處理器，10 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 56-LFCSP-VQ（8x8） |
| 包裝： | 帶卷 (TR) |
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AD9991
–40–
COMPLETE LISTING FOR REGISTER BANK 1
All registers are VD updated, except where noted:
= SCK Updated
= SG-Line Updated
All address and default values are in hexadecimal.
Table XVI. AFE Register Map
Data Bit Default
Address Content
Value
Register Name
Register Description
00
[11:0]
7
OPRMODE
AFE Operation Modes (See Table XXIV for Detail).
01
[9:0]
0
VGAGAIN
VGA Gain.
02
[7:0]
80
CLAMPLEVEL
Optical Black Clamp Level.
03
[11:0]
4
CTLMODE
AFE Control Modes (See Table XXV for Detail).
Table XVII. Miscellaneous Register Map
Data Bit Default
Address Content
Value
Register Name
Register Description
10
[0]
0
SW_RST
Software Reset. 1= Reset all registers to default, then self-clear back to 0.
11
[0]
0
OUTCONTROL
Output Control. 0 = Make all outputs dc inactive.
12
[0]
1
TEST USE
Internal Use Only. Must be set to 1.
13
[0]
0
SYNCPOL
SYNC Active Polarity (0 = Active Low).
14
[0]
0
SYNCSUSPEND
Suspend Clocks during SYNC Active (1 = Suspend).
15
[0]
0
TGCORE_RSTB
Timing Core Reset Bar. 0 = Reset TG Core, 1= Resume Operation.
16
[0]
1
OSC_PWRDOWN
CLO Oscillator Power-Down (0 = Oscillator is powered-down).
17
Unused.
18
[0]
0
TEST USE
Internal Use Only. Must be set to 0.
19
[11:0]
0
UPDATE
Serial Update. Line (HD) in the eld to update VD updated registers.
1A
[0]
0
PREVENTUPDATE
Prevents the Update of the VD Updated Registers. 1 = Prevent update.
1B
[23:0]
0
MODE
Mode Register.
1C
[1:0]
0
FIELDVAL
Field Value Sync. 0 = Next Field 0, 1 = Next Field 1, 2/3 = Next Field 2.
Table XVIII. VD/HD Register Map
Data Bit Default
Address Content
Value
Register Name
Register Description
20
[0]
0
MASTER
VD/HD Master or Slave Timing (0 = Slave Mode).
21
[0]
0
VDHDPOL
VD/HD Active Polarity. 0 = Low, 1 = High.
22
[17:0]
0
VDHDRISE
Rising Edge Location for VD [17:12] and HD [11:0].
REV. 0
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