參數(shù)資料
型號： AD9979BCPZRL
廠商： Analog Devices Inc
文件頁數(shù)： 9/56頁
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描述： IC PROCESSOR CCD 14BIT 48-LFCSP
標(biāo)準(zhǔn)包裝： 1
類型： CCD 信號處理器，14 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
電流 - 電源： 48mA
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 標(biāo)準(zhǔn)包裝
其它名稱： AD9979BCPZRLDKR
AD9979
Rev. C | Page 17 of 56
Table 10. CLPOB and PBLK Registers
Name
Length
Range
Description
CLPOB0_TOG1
13 bits
0 to 8191 pixel location
First CLPOB0 toggle position within the line for each V-sequence.
CLPOB0_TOG2
13 bits
0 to 8191 pixel location
Second CLPOB0 toggle position within the line for each V-sequence.
CLPOB1_TOG1
13 bits
0 to 8191 pixel location
First CLPOB1 toggle position within the line for each V-sequence.
CLPOB1_TOG2
13 bits
0 to 8191 pixel location
Second CLPOB1 toggle position within the line for each V-sequence.
CLPOB_POL
9 bits
High/low
Starting polarity of CLPOB for each V-sequence[8:0] (in field registers).
CLPOB_PAT
9 bits
0 to 9 settings
CLPOB pattern selection for each V-sequence[8:0] (in field registers).
CLPOBMASKSTARTx
13 bits
0 to 8191 pixel location
CLPOB mask start position. Three values available (in field registers).
CLPOBMASKENDx
13 bits
0 to 8191 pixel location
CLPOB mask end position. Three values available (in field registers).
PBLK0_TOG1
13 bits
0 to 8191 pixel location
First PBLK0 toggle position within the line for each V-sequence.
PBLK0_TOG2
13 bits
0 to 8191 pixel location
Second PBLK0 toggle position within the line for each V-sequence.
PBLK1_TOG1
13 bits
0 to 8191 pixel location
First PBLK1 toggle position within the line for each V-sequence.
PBLK1_TOG2
13 bits
0 to 8191 pixel location
Second PBLK1 toggle position within the line for each V-sequence.
PBLK_POL
9 bits
High/low
Starting polarity of PBLK for each V-sequence[8:0] (in field registers).
PBLK_PAT
9 bits
0 to 9 settings
PBLK pattern selection for each V-sequence[8:0] (in field registers).
PBLKMASKSTARTx
13 bits
0 to 8191 pixel location
PBLK mask start position. Three values available (in field registers).
PBLKMASKENDx
13 bits
0 to 8191 pixel location
PBLK mask end position. Three values available (in field registers).
HD
HBLK
BASIC HBLK PULSE IS GENERATED USING HBLKTOGE1 AND HBLKTOGE2 (HBLKALT_PATx = 0).
BLANK
HBLKTOGE1
HBLKTOGE2
0
59
57
-0
25
Figure 23. Typical Horizontal Blanking Pulse Placement (HBLKMODE = 0)
HD
HBLK
H1/H3
H2/H4
THE POLARITY OF H1/H3 DURING BLANKING IS PROGRAMMABLE
(H2/H4 AND HL POLARITIES ARE SEPARATELY PROGRAMMABLE).
05
95
7-
0
26
Figure 24. HBLK Masking Control
相關(guān)PDF資料
PDF描述
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AD9980KSTZ-RL95 制造商:Analog Devices 功能描述:
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