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參數(shù)資料
| 型號： | AD9979BCPZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 24/56頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PROCESSOR CCD 14BIT 48-LFCSP |
| 標準包裝： | 1 |
| 類型： | CCD 信號處理器，14 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 電流 - 電源： | 48mA |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 標準包裝 |
| 其它名稱： | AD9979BCPZRLDKR |
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AD9979
Rev. C | Page 30 of 56
ShotTimer Sequences
ShotTimer technology provides internal delay of scheduled
toggles. The delay is in terms of fields.
Preparation
The GP toggle positions can be programmed any time prior to
use. For example,
0x051
← 0x0000032
0x054
← 0x000A001
0x055
← 0x0004000
0x056
← 0x000000F
0x052
← 0x0000002
Details
A) Field 0: 0x050
← 0x0000003
VD
45
REG WRITE
A
GP1_PROTOCOL 03
0 (IDLE)
1
23120
GPO1
PRIMARY
COUNT
123
05
957-
041
Figure 39. ShotDelay Toggle Operation Using GP1_PROTOCOL = 3
GP LOOK-UP TABLES (LUT)
The AD9979 includes a LUT for each pair of consecutive GP
signals when configured as outputs. The external GPO outputs
from the GPO1 pair can output the result of the LUT or the
original GPO internal signal.
GP1_INT
LUT
1
0
1
GPO2
GPO1
GP2_INT
GP_LUT_EN [9]
GP_LUT_EN [8]
05
95
7-
04
2
Figure 40. Internal LUT for GPO1 and GPO2 Signals
Address 0x52 dictates the behavior of the LUT and identifies
which signals receive the result. Each 4-bit register can realize
any logic combination of GPO1 and GPO2. Table 17 shows
how the register values of GP12_LUT[13:10] are determined.
XOR, NAND, AND, and OR results are shown, but any 4-bit
combination is possible. A simple example of XOR gating is
shown in Figure 41.
Table 17. LUT Results Based on GPO1, GPO2 Values
GPO2
GPO1
LUT
XOR
NAND
AND
OR
0
1
0
1
0
1
0
1
0
1
0
1
GP1_INT
GP2_INT
GPO2
LOGIC COMBINATION (XOR) OF PROGRAMMED TOGGLES
GPO1 AND GPO2.
GP12_LUT = 0x6
GP_LUT_EN = 0x2
GPO1
05
95
7-
0
43
Figure 41. LUT Example for GPO1 XOR GPO2
Field Counter and GPO Limitations
1.
The following is a summary of the known limitations of the
field counters and GPO signals that dictate usability.
2.
The field counter trigger (Address 0x50) is self-reset at the
start of every VD period. Therefore, there must be one VD
period between sequential programming to that address.
3.
If the protocol is set to 1, the toggles repeat for each field
until the protocol is set to idle.
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