參數(shù)資料
型號(hào)： AD7143ACPZ-1REEL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 37/57頁(yè)
文件大?。?/td> 0K
描述： IC CONV CAP-TO-DGTL PROG 16LFCSP
標(biāo)準(zhǔn)包裝： 5,000
類型： 電容數(shù)字轉(zhuǎn)換器
輸入類型： 邏輯
輸出類型： 邏輯
接口： I²C
電流 - 電源： 1mA
安裝類型： 表面貼裝
封裝/外殼： 16-VQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 16-LFCSP-VQ
包裝： 帶卷 (TR)
AD7143
Rev. 0 | Page 41 of 56
Table 25. STAGE_HIGH_LIMIT_INT Register1
Address
Data Bit
Default
Type
Name
Description
0x009
[0]
0
R
STAGE0_HIGH_LIMIT_INT
STAGE0 CDC conversion high limit interrupt result
1 indicates STAGE0_HIGH_THRESHOLD value exceeded
[1]
0
STAGE1_HIGH_LIMIT_INT
STAGE1 CDC conversion high limit interrupt result
1 indicates STAGE1_HIGH_THRESHOLD value exceeded
[2]
0
STAGE2_HIGH_LIMIT_INT
Stage2 CDC conversion high limit interrupt result
1 indicates STAGE2_HIGH_THRESHOLD value exceeded
[3]
0
STAGE3_HIGH_LIMIT_INT
STAGE3 CDC conversion high limit interrupt result
1 indicates STAGE3_HIGH_THRESHOLD value exceeded
[4]
0
STAGE4_HIGH_LIMIT_INT
STAGE4 CDC conversion high limit interrupt result
1 indicates STAGE4_HIGH_THRESHOLD value exceeded
[5]
0
STAGE5_HIGH_LIMIT_INT
STAGE5 CDC conversion high limit interrupt result
1 indicates STAGE5_HIGH_THRESHOLD value exceeded
[6]
0
STAGE6_HIGH_LIMIT_INT
STAGE6 CDC conversion high limit interrupt result
1 indicates STAGE6_HIGH_THRESHOLD value exceeded
[7]
0
STAGE7_HIGH_LIMIT_INT
STAGE7 CDC conversion high limit interrupt result
1 indicates STAGE7_HIGH_THRESHOLD value exceeded
[15:8]
Unused
Set unused register bits = 0
1 Registers self-clear to 0 after readback, provided that the limits are not exceeded.
Table 26. STAGE_COMPLETE_LIMIT_INT Register1
Address
Data Bit
Default
Type
Name
Description
0x00A
[0]
0
R
STAGE0_COMPLETE_STATUS_INT
STAGE0 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[1]
0
STAGE1_COMPLETE_STATUS_INT
STAGE1 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[2]
0
STAGE2_COMPLETE_STATUS_INT
STAGE2 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[3]
0
STAGE3_COMPLETE_STATUS_INT
STAGE3 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[4]
0
STAGE4_COMPLETE_STATUS_INT
STAGE4 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[5]
0
STAGE5_COMPLETE_STATUS_INT
STAGE5 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[6]
0
STAGE6_COMPLETE_STATUS_INT
STAGE6 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[7]
0
STAGE7_COMPLETE_STATUS_INT
STAGE7 conversion complete register interrupt status
1 indicates STAGE0 conversion completed
[15:8]
0
Unused
1 Registers self-clear to 0 after readback, provided that the limits are not exceeded.
相關(guān)PDF資料
PDF描述
AD7147A-1ACBZ500R7 IC CDC 13CH I2C W/RAM 25WLCSP
AD7147WPACPZ-1500R IC CAP-TO-DGTL CONV PROG 24LFCSP
AD7150BRMZ-REEL IC CAP CONV 2CH ULT LP 10MSOP
AD7151BRMZ-REEL IC CAP CONV 1CH ULT LP 10MSOP
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參數(shù)描述
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