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參數(shù)資料
| 型號(hào)： | 935274744557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 封裝： | 27 X 27 MM, 1.75 MM HIEGHT, PLASTIC, MS-034, BGA-456 |
| 文件頁(yè)數(shù)： | 273/828頁(yè) |
| 文件大?。?/td> | 7748K |
| 代理商： | 935274744557 |
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Philips Semiconductors
PNX15xx Series
Volume 1 of 1
Chapter 9: DDR Controller
PNX15XX_SER_3
Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Product data sheet
Rev. 3 — 17 March 2006
9-31
15:0
LIMIT
R/W
0xFFFF
When the DDR controller internal CPU account exceeds this value,
no CPU DDR burst will be performed when DMA trafc is present
(CPU trafc has lower priority than DMA trafc). The internal CPU
account is decremented by DECR every clock cycle. For increment
information see DYN_RATIOS description.
1 See register ARB_CPU_RATIO for a description of the RATIO value.
2 When transferring a burst of n 32-bit data elements at a double data rate, the burst size in terms of clock cycles is n/2.
Offset 0x06 51C4
ARB_CPU_RATIO
31:8
Unused
R
-
These bits should be ignored when read, and written as 0s.
7:0
RATIO
R/W
0x04
If DYN_RATIOS are disabled the value is added to the internal
account for each CPU DDR burst. If DYN_RATIOS are enabled then
this value is added to the internal account for each clock cycle spent
on a CPU DDR burst.
Offset 0x06 51C8
ARB_CPU_CLIP
31:16
Reserved
R
-
These bits should be ignored when read, and written as 0s.
15:0
CLIP
R/W
0xFFFF
CPU account clip. When the internal account goes above this value
the CPU DDR bursts are ‘for free’. This value should always be
equal or higher than LIMIT.
Offset 0x06 51CC
ARB_CPU_DECR
31:8
Reserved
R
-
These bits should be ignored when read, and written as 0s.
7:0
DECR
R/W
0x01
CPU account decrement. This value is used to decrement the
internal account of each clock cycle (with some exceptions).
Performance Measurement
To allow for performance evaluation, the DDR SDRAM Controller includes a set of registers that measures data trafc.
Incremental 32-bit counters are used to measure the read and write trafc on every MTL port separately.
Offset 0x06 5200
PF_MTL0_RD_VALID
31:0
MTL_RD_VALID
R/W
-
Counter for valid MTL read data elements.
Offset 0x06 5204
PF_MTL0_WR_ACCEPT
31:0
MTL_WR_ACCEPT
R/W
-
Counter for valid MTL write data elements.
Offset 0x06 5208
PF_MTL1_RD_VALID
31:0
MTL_RD_VALID
R/W
-
Counter for valid MTL read data elements.
Offset 0x06 520C
PF_MTL1_WR_ACCEPT
31:0
MTL_WR_ACCEPT
R/W
-
Counter for valid MTL write data elements.
Offset 0x06 5240
PF_IDLE
31:0
IDLE
R/W
-
Counts cycles in which the DDR memory controller is considered to
be idle (not valid entries on the top of the DDR arbitration queue).
Errors
These registers can be used to observe DDR memory addressing errors. If an MTL command is referring to an address
outside the DDR addressable region, the MTL command specics are registered in the error registers, and an interrupt to the
TM3260 is raised to indicate the error. In the case of multiple successive errors, the MTL command that caused the rst error
is registered, but successive errors are not registered (until the VALID eld of ERR_VALID is set to ‘0’).
Offset 0x06 5280
ERR_VALID
31:1
Unused
R
-
These bits should be ignored when read, and written as 0s.
Table 9: Register Description
Bit
Symbol
Access
Value
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935277746557 | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 935277748557 | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 9353-2523-002 | PANEL MOUNT, CABLE TERMINATED, FEMALE, SMA CONNECTOR, CRIMP, JACK |
| 93568-151100 | INTERCONNECTION DEVICE |
| 93575-090001 | INTERCONNECTION DEVICE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935275527134 | 制造商:NXP Semiconductors 功能描述:IC BUS SWITCH OCTAL QUAD 20TSSOP |
| 935277864112 | 制造商:NXP Semiconductors 功能描述:IC CPU |
| 935278818112 | 制造商:NXP Semiconductors 功能描述:LCD DRVR 20DIGIT 2.5V/3.3V/5V 56-Pin VSO Tube |
| 935280517132 | 制造商:NXP Semiconductors 功能描述:IC TRANSLATING BUFFER 6XSON |
| 935281751112 | 制造商:NXP Semiconductors 功能描述:IC BUFFER/DVR 16BIT 3ST 48TSSOP |
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