參數(shù)資料
型號： XRT86L30IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP128
封裝： 14 X 20 MM, 1.4 MM HEIGHT, TQFP-128
文件頁數(shù)： 13/284頁
文件大?。?/td> 4058K
代理商： XRT86L30IB
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PRELIMINARY
XRT86L30
REV. P1.0.1
SINGLE T1/E1/J1 FRAMER/LIU COMBO
C
Table 120:: Data Link Status Register 1 ........................................................................................................................ 111
Table 121:: Data Link Interrupt Enable Register 1 .........................................................................................................112
Table 122:: Slip Buffer Interrupt Status Register (SBISR) .............................................................................................113
Table 123:: Slip Buffer Interrupt Enable Register (SBIER) ............................................................................................ 113
Table 124:: Receive Loopback Code Interrupt and Status Register (RLCISR) ............................................................. 114
Table 125:: Receive Loopback Code Interrupt Enable Register (RLCIER) ................................................................... 114
Table 126:: Receive SA Interrupt Register (RSAIR) ...................................................................................................... 115
Table 127:: Receive SA Interrupt Enable Register (RSAIER) ....................................................................................... 116
Table 128:: Excessive Zero Status Register .................................................................................................................. 116
Table 129:: Excessive Zero Enable Register ................................................................................................................. 116
Table 130:: SS7 Status Register for LAPD1 .................................................................................................................. 117
Table 131:: SS7 Enable Register for LAPD1 ................................................................................................................. 117
Table 132:: Data Link Status Register 2 ........................................................................................................................ 118
Table 133:: Data Link Interrupt Enable Register 2 .........................................................................................................119
Table 134:: SS7 Status Register for LAPD2 .................................................................................................................. 119
Table 135:: SS7 Enable Register for LAPD2 ................................................................................................................. 120
Table 136:: Data Link Status Register 3 ........................................................................................................................ 121
Table 137:: Data Link Interrupt Enable Register 3 .........................................................................................................122
Table 138:: SS7 Status Register for LAPD3 .................................................................................................................. 122
Table 139:: SS7 Enable Register for LAPD3 ................................................................................................................. 123
Table 140:: Customer Installation Alarm Status Register .............................................................................................. 123
Table 141:: Customer Installation Alarm Status Register .............................................................................................. 123
Table 142:: Microprocessor Register #556 Bit Description ............................................................................................ 124
Table 143:: Equalizer Control and Transmit Line Build Out ........................................................................................... 125
Table 144:: Microprocessor Register #557 Bit Description ............................................................................................ 126
Table 145:: Microprocessor Register #558 Bit Description ............................................................................................ 127
Table 146:: Microprocessor Register #559 Bit Description ............................................................................................ 129
Table 147:: Microprocessor Register #560 Bit Description ............................................................................................ 131
Table 148:: Microprocessor Register #561 Bit Description ............................................................................................ 132
Table 149:: Microprocessor Register #562 Bit Description ............................................................................................ 133
Table 150:: Microprocessor Register #563 Bit Description ............................................................................................ 134
Table 151:: Microprocessor Register #564 Bit Description ............................................................................................ 135
Table 152:: Microprocessor Register #565 Bit Description ............................................................................................ 135
Table 153:: Microprocessor Register #566 Bit Description ............................................................................................ 135
Table 154:: Microprocessor Register #567 Bit Description ............................................................................................ 136
Table 155:: Microprocessor Register #568 Bit Description ............................................................................................ 136
Table 156:: Microprocessor Register #569 Bit Description ............................................................................................ 137
Table 157:: Microprocessor Register #570 Bit Description ............................................................................................ 137
Table 158:: Microprocessor Register #571 Bit Description ............................................................................................ 137
Table 159:: Microprocessor Register #700 Bit Description - Global Register 0 ............................................................. 139
Table 160:: Microprocessor Register #701, Bit Description - Global Register 1 ............................................................140
Table 161:: Microprocessor Register #702, Bit Description - Global Register 2 ............................................................140
Table 162:: Microprocessor Register #703, Bit Description - Global Register 3 ............................................................141
Table 163:: Microprocessor Register #704, Bit Description - Global Register 4 ............................................................141
Table 164:: List of the Possible Conditions that can Generate Interrupts, in each Framer ...........................................143
Table 165:: Address of the Block Interrupt Status Registers ......................................................................................... 144
Table 166:: Block Interrupt Status Register ................................................................................................................... 145
Table 167:: Block Interrupt Enable Register .................................................................................................................. 146
Table 168:: Interrupt Control Register ........................................................................................................................... 147
Table 169:: Framing Format for PMON Status Inserted within LAPD by Initiating APR ................................................ 173
Table 170:: Random Bit Sequence Polynomials ........................................................................................................... 190
Table 171:: Short Haul Line Build Out ........................................................................................................................... 191
Table 172:: Selecting the Internal Impedance ............................................................................................................... 194
Table 173:: Selecting the Value of the External Fixed Resistor ..................................................................................... 194
Table 174:: The mapping of T1 frame into E1 framing format ....................................................................................... 216
Table 175:: Bit Format of Timeslot 0 octet within a FAS E1 Frame ............................................................................... 253
Table 176:: Bit Format of Timeslot 0 octet within a Non-FAS E1 Frame .......................................................................254
Table 177:: Bit Format of all Timeslot 0 octets within a CRC Multi-frame ..................................................................... 255
Table 178:: Superframe Format ..................................................................................................................................... 260
Table 179:: Extended Superframe Format ....................................................................................................................262
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PDF描述
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XRT86L32IB 制造商:Exar Corporation 功能描述:
XRT86SH221 制造商:EXAR 制造商全稱:EXAR 功能描述:SDH-TO-PDH FRAMER/MAPPER WITH INTEGRATED 21-CHANNEL E1 SH LIU
XRT86SH221_08 制造商:EXAR 制造商全稱:EXAR 功能描述:SDH-TO-PDH FRAMER/MAPPER WITH INTEGRATED 21-CHANNEL E1 SH LIU
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