參數(shù)資料
型號(hào)： XRT86L30IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP128
封裝： 14 X 20 MM, 1.4 MM HEIGHT, TQFP-128
文件頁(yè)數(shù)： 11/284頁(yè)
文件大小： 4058K
代理商： XRT86L30IB
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PRELIMINARY
XRT86L30
REV. P1.0.1
SINGLE T1/E1/J1 FRAMER/LIU COMBO
A
LIST OF TABLES
Table 2:: Selecting the Microprocessor Interface Mode .................................................................................................. 24
Table 3:: XRT86L30 Microprocessor Interface Signals that exhibit constant roles in both Intel and Motorola Modes .... 25
Table 4:: Intel mode: Microprocessor Interface Signals ................................................................................................... 25
Table 5:: Motorola Mode: Microprocessor Interface Signals ........................................................................................... 26
Table 6:: Intel Microprocessor Interface Timing Specifications ....................................................................................... 28
Table 7:: Intel Microprocessor Interface Timing Specifications ....................................................................................... 30
Table 8:: Motorola 68K Microprocessor Interface Timing Specifications .........................................................................31
Table 9:: XRT86L30 Framer/LIU Register Map ............................................................................................................... 33
Table 10:: Register Summary .......................................................................................................................................... 34
Table 11:: Clock Select Register E1 Mode ......................................................................................................................40
Table 12:: Line Interface Control Register T1 Mode ........................................................................................................ 41
Table 13:: General Purpose Input/Output 0 Control Register ..........................................................................................42
Table 14:: Framing Select Register-E1 Mode .................................................................................................................. 43
Table 15:: Framing Select Register-T1 Mode .................................................................................................................. 44
Table 16:: Alarm Generation Register - E1 Mode ............................................................................................................ 45
Table 17:: Alarm Generation Register -T1 Mode ............................................................................................................. 46
Table 18:: Synchronization MUX Register - E1 Mode .....................................................................................................47
Table 19:: Synchronization MUX Register - T1 Mode .....................................................................................................48
Table 20:: Transmit Signaling and Data Link Select Register - E1 Mode ........................................................................ 49
Table 21:: Transmit Signaling and Data Link Select Register - T1 Mode ........................................................................ 50
Table 22:: Framing Control Register E1 Mode ................................................................................................................51
Table 23:: Framing Control Register T1 Mode ................................................................................................................52
Table 24:: Receive Signaling & Data Link Select Register - E1 Mode ............................................................................ 53
Table 25:: Receive Signaling & Data Link Select Register (RS&DLSR) T1 Mode .......................................................... 54
Table 26:: Signaling Change Register 0 - T1 Mode ......................................................................................................... 54
Table 27:: Signaling Change Register 1 .......................................................................................................................... 55
Table 28:: Signaling Change Register 2 .......................................................................................................................... 55
Table 29:: Signaling Change Register 3 .......................................................................................................................... 56
Table 30:: Receive National Bits Register ....................................................................................................................... 56
Table 31:: Receive Extra Bits Register ............................................................................................................................ 57
Table 32:: Data Link Control Register .............................................................................................................................. 58
Table 33:: Transmit Data Link Byte Count Register ........................................................................................................ 59
Table 34:: Receive Data Link Byte Count Register ......................................................................................................... 59
Table 35:: Slip Buffer Control Register ............................................................................................................................ 60
Table 36:: FIFO Latency Register .................................................................................................................................... 60
Table 37:: DMA 0 (Write) Configuration Register ............................................................................................................ 61
Table 38:: DMA 1 (Read) Configuration Register ............................................................................................................ 62
Table 39:: Interrupt Control Register ............................................................................................................................... 62
Table 40:: LAPD Select Register ..................................................................................................................................... 63
Table 41:: Customer Installation Alarm Generation Register ..........................................................................................63
Table 42:: Performance Report Control Register ............................................................................................................ 64
Table 43:: Gapped Clock Control Register ......................................................................................................................64
Table 44:: Gapped Clock Control Register ......................................................................................................................65
Table 45:: Transmit Interface Control Register - E1 Mode .............................................................................................. 66
Table 46:: Transmit Interface Control Register - T1 Mode .............................................................................................. 67
Table 47:: Receive Interface Control Register (RICR) - E1 Mode ................................................................................... 68
Table 48:: Receive Interface Control Register (RICR) - T1 Mode ................................................................................... 69
Table 49:: DS1 Test Register .......................................................................................................................................... 70
Table 50:: Loopback Code Control Register .................................................................................................................... 71
Table 51:: Transmit Loopback Coder Register ................................................................................................................71
Table 52:: Receive Loopback Activation Code Register .................................................................................................. 72
Table 53:: Receive Loopback Deactivation Code Register ............................................................................................. 72
Table 54:: Transmit Sa Select Register ........................................................................................................................... 73
Table 55:: Transmit Sa Auto Control Register 1 .............................................................................................................. 74
Table 56:: Conditions on Receive side When TSACR1 bits Are enabled ........................................................................ 74
Table 57:: Transmit Sa Auto Control Register 2 .............................................................................................................. 75
Table 58:: Conditions on Receive side When TSACR1 bits enabled .............................................................................. 75
Table 59:: Transmit Sa4 Register .................................................................................................................................... 75
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PDF描述
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