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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 61/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Reset
4-6
MPC801 USER’S MANUAL
MOTOROLA
4
Bits 8–31—Reserved
These bits are reserved and should be set to 0.
4.3 HOW TO CONFIGURE RESET
In normal operation, you can configure reset with a hard reset. However, to configure the
development port you should use a soft reset.
4.3.1 Hard Reset
When a hard reset event occurs, the MPC801 reconfigures its hardware system as well as
the development port configuration. The logical value of the bits that determine its initial
mode of operation are sampled either from the data bus or from an internal default constant
(D[0:31]=x’00000000). If, at sampling time, RSTCONF is asserted, the configuration is
sampled from the data bus. Otherwise, it is sampled from the internal default. While
HRESET and RSTCONF are asserted, the MPC801 pulls the data bus low through a weak
resistor. You can overwrite this default by driving high to the appropriate bit (see Figure 4-1).
The hardware reset configuration scheme for PORESET assertion is shown in Figures 4-2
through 4-4. While the PORESET input signal is being asserted, the core assumes the
default reset configuration that changes when PORESET is negated or the CLKOUT signal
starts oscillating. In this last case, the hardware configuration is sampled every nine clock
cycles on the rising edge of the CLKOUT. The setup time required for the data bus is 15
cycles and the maximum rise time of HRESET should be less than six clock cycles. Refer
to
Section 4.3.2 Soft Reset
for more information.
Figure 4-1. Reset Configuration Basic Scheme
HRESET
DX (DATA LINE)
RSTCONF
MUX
CONFIGURATION
WORD
MPC801
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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