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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 582/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
MOTOROLA
MPC801 USER’S MANUAL
B-37
B
The SAM bit in the option register is used to define the initial address multiplexing for the
DRAM and should be set to 1. This actual address multiplexing is defined by the AMA[0:2]
bits in the MAMR. For a 32-bit port using devices with 10 row addresses and 10 column
addresses, these should be set to 010. As with DRAM, parity is not required in this design,
therefore the PARE bit is cleared in the base register. Again, other functions, such as write
protect (WP) and address type operation AT[0:2]/ATM[0:2] can be defined by you.
The DRAM refresh controller is supported by the PTA[0:7] bits in the MAMR register and is
enabled by the PTAE bit. Motorola’s MC54400A DRAM requires that each bit be refreshed
every 16 ms by cycling through the 1,024 row addresses in sequence within the specified
refresh time. Therefore, a refresh cycle is required every 15.6
μ
s. The PTA[0:7] bits in the
MAMR and the PTP[0:7] bits in the MPTPR register determine this value using the following
equation:
Refresh period = (PTA)/(system clk/PTP[0:7])
Where:
Refresh period = 15.6
System clk = 25MHz
PTP[0:7] = 32 (defined in the MPTPR)
Solving for RFCNT:
RFCNT = 15.6
μ
s
×
25MHz/32
RFCNT = 12.1875
Since PTA must be an integer, it is rounded down to 24 decimal, thus allowing a refresh
period of 15.36
μ
s. PTA[0:7] is then programmed with the value 0C Hex. To achieve a
3-cycle access to the DRAM, 60ns parts must be used. Figure B-7 illustrates the timing of
this interface. There are many timing constraints for the DRAMs, but five major timing
constraints determine the suitability of a device:
tAA—Access time from column address
tCAC—Access time from column address strobe
tRAC—Access time from row address strobe
tRC—Random read or write cycle time
tRP—RAS precharge time
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