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參數(shù)資料
| 型號(hào)： | XC3S1400AN-4FGG484I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 99/123頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3AN 484FPGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3AN |
| LAB/CLB數(shù)： | 2816 |
| 邏輯元件/單元數(shù)： | 25344 |
| RAM 位總計(jì)： | 589824 |
| 輸入/輸出數(shù)： | 372 |
| 門數(shù)： | 1400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA |
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Spartan-3AN FPGA Family: Pinout Descriptions
DS557 (v4.1) April 1, 2011
Product Specification
77
User I/Os by Bank
Table 69 indicates how the 108 available user-I/O pins are distributed between the four I/O banks on the TQG144 package.
The AWAKE pin is counted as a dual-purpose I/O.
Footprint Migration Differences
The XC3S50AN FPGA is the only Spartan-3AN device offered in the TQG144 package. The XC3S50AN FPGA is pin
compatible with the Spartan-3A XC3S50A FPGA in the TQ(G)144 package, although the Spartan-3A FPGA requires an
external configuration source.
Table 69: User I/Os Per Bank for the XC3S50AN in the TQG144 Package
Package
Edge
I/O Bank
Maximum I/Os
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF
CLK
Top
0
27
14
1
3
8
Right
1
25
11
0
4
2
8
Bottom
2
30
2
0
21
1
6
Left
3
26
15
1
0
2
8
Total
108
42
2
26
8
30
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