參數(shù)資料
型號(hào)： TMX320DM365BZCE
廠商： Texas Instruments
文件頁(yè)數(shù)： 10/210頁(yè)
文件大?。?/td> 0K
描述： IC DIGITAL MEDIA SOC 338NFBGA
標(biāo)準(zhǔn)包裝： 160
系列： TMS320DM3x, DaVinci™
類型： 數(shù)字媒體片內(nèi)系統(tǒng)（DMSoC）
接口： HPI，I²C，McBSP，MMC，SD，SPI，UART，USB
時(shí)鐘速率： 300MHz
非易失內(nèi)存： ROM（16 kB）
芯片上RAM： 32kB
電壓 - 輸入/輸出： 1.8V，3.3V
電壓 - 核心： 1.35V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 338-LFBGA
供應(yīng)商設(shè)備封裝： 338-NFBGA（13x13）
包裝： 托盤(pán)
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DDR_CLK
1
SPRS457E
– MARCH 2009 – REVISED JUNE 2011
6.10.3 DDR2 Memory Controller Electrical Data/Timing
Table 6-23. Switching Characteristics Over Recommended Operating Conditions for DDR2 Memory
Controller(1) (2)(see )
NO.
PARAMETER
MIN
MAX UNIT
1
tf(DDR_CLK)
Frequency, DDR_CLK
173-DDR2 (supported for 216-MHz device)
125
173
216-DDR2 (supported for 270-MHz device)
125
216
MHz
270-DDR2 (supported for 300-MHz device)
125
270
mDDR (supported for all devices)
90
168
(1)
DDR_CLK = PLLC1.SYSCLK7/2 or PLLC2.SYSCLK3/2.
(2)
The PLL2 Controller must be programmed such that the resulting DDR_CLK clock frequency is within the specified range.
Figure 6-18. DDR2 Memory Controller Clock Timing
6.10.3.1 DDR2/mDDR Interface
This section provides the timing specification for the DDR2/mDDR interface as a PCB design and
manufacturing specification. The design rules constrain PCB trace length, PCB trace skew, signal
integrity, cross-talk, and signal timing. These rules, when followed, result in a reliable DDR2/mDDR
memory system without the need for a complex timing closure process. For more information regarding
guidelines for using this DDR2 specification, Understanding TI's PCB Routing Rule-Based DDR2 Timing
Specification (SPRAAV0).
6.10.3.1.1 DDR2/mDDR Interface Schematic
Figure 6-19 shows the DDR2/mDDR interface schematic for a single-memory DDR2/mDDR system. The
dual-memory system shown in Figure 6-20. Pin numbers for the device can be obtained from the pin
description section.
6.10.3.1.2 Compatible JEDEC DDR2/mDDR Devices
Table 6-24 shows the parameters of the JEDEC DDR2/mDDR devices that are compatible with this
interface. Generally, the DDR2/mDDR interface is compatible with x16 DDR2/mDDR devices.
The device also supports JEDEC DDR2/mDDR x8 devices in the dual chip configuration. In this case, one
chip supplies the upper byte and the second chip supplies the lower byte. Addresses and most control
signals are shared just like regular dual chip memory configurations.
Table 6-24. Compatible JEDEC DDR2/mDDR Devices
No.
Parameter
Min
Max
Unit
Notes
1
JEDEC DDR2/mDDR Device Speed Grade
DDR2-400
See Notes (1),
(for 173MHz DDR2)
(2)
mDDR-400
See Notes (1),
(for 168MHz mDDR)
(3)
DDR2-533
See Notes (1),
(for 216MHz DDR2)
(2)
DDR2-667
See Notes (1),
(for 270MHz DDR2)
(2)
2
JEDEC DDR2/mDDR Device Bit Width
x8
x16
Bits
3
JEDEC DDR2/mDDR Device Count
1
2
Devices
See Note (4)
(1)
Higher DDR2/mDDR speed grades are supported due to inherent JEDEC DDR2/mDDR backwards compatibility.
(2)
Used for DDR2.
(3)
Used for mobile DDR.
(4)
Supported configurations are one 16-bit DDR2/mDDR memory or two 8-bit DDR2/mDDR memories.
Copyright
2009–2011, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
107
Product Folder Link(s): TMS320DM365
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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TMX320DM365ZCE27F 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media System-on-Chip (DMSoC)
TMX320DM365ZCE30F 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media System-on-Chip (DMSoC)
TMX320DM365ZCED21F 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media System-on-Chip (DMSoC)
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