參數(shù)資料
型號(hào)： TMS320C6727B_07
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Floating-Point Digital Signal Processors
中文描述： 浮點(diǎn)數(shù)字信號(hào)處理器
文件頁數(shù)： 24/116頁
文件大小： 999K
代理商： TMS320C6727B_07
www.ti.com
TMS320C6727B, TMS320C6726B, TMS320C6722B, TMS320C6720
Floating-Point Digital Signal Processors
SPRS370C–SEPTEMBER 2006–REVISED OCTOBER 2007
Table 2-12. Terminal Functions (continued)
GDH/
ZDH
McASP0, McASP1, McASP2, and SPI1 Serial Ports
(4)
B3
IO
-
A5
IO
-
B4
IO
-
C2
IO
-
A4
IO
-
A3
IO
-
C1
O
-
A14
IO
-
B13
IO
-
A13
IO
-
B12
IO
-
A12
IO
-
B11
IO
-
A11
IO
-
B10
IO
-
SIGNAL NAME
RFP
TYPE
(1)
PULL
(2)
GPIO
(3)
DESCRIPTION
AHCLKR0/AHCLKR1
ACLKR0
AFSR0
AHCLKX0/AHCLKX2
ACLKX0
AFSX0
AMUTE0
AXR0[0]
AXR0[1]
AXR0[2]
AXR0[3]
AXR0[4]
AXR0[5]/SPI1_SCS
AXR0[6]/SPI1_ENA
AXR0[7]/SPI1_CLK
AXR0[8]/AXR1[5]/
SPI1_SOMI
AXR0[9]/AXR1[4]/
SPI1_SIMO
AXR0[10]/AXR1[3]
AXR0[11]/AXR1[2]
AXR0[12]/AXR1[1]
AXR0[13]/AXR1[0]
AXR0[14]/AXR2[1]
AXR0[15]/AXR2[0]
ACLKR1
AFSR1
AHCLKX1
ACLKX1
AFSX1
AMUTE1
AHCLKR2
ACLKR2
AFSR2
ACLKX2
AFSX2
AMUTE2/HINT
143
139
141
2
142
144
3
113
115
116
117
119
120
121
122
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
McASP0 and McASP1 Receive Master Clock
McASP0 Receive Bit Clock
McASP0 Receive Frame Sync (L/R Clock)
McASP0 and McASP2 Transmit Master Clock
(4)
McASP0 Transmit Bit Clock
McASP0 Transmit Frame Sync (L/R Clock)
McASP0 MUTE Output
McASP0 Serial Data 0
McASP0 Serial Data 1
McASP0 Serial Data 2
McASP0 Serial Data 3
McASP0 Serial Data 4
McASP0 Serial Data 5
or
SPI1 Slave Chip Select
McASP0 Serial Data 6
or
SPI1 Enable (Ready)
McASP0 Serial Data 7
or
SPI1 Serial Clock
McASP0 Serial Data 8
or
McASP1 Serial Data 5
or
SPI1
Data Pin Slave Out Master In
McASP0 Serial Data 9
or
McASP1 Serial Data 4
or
SPI1
Data Pin Slave In Master Out
McASP0 Serial Data 10
or
McASP1 Serial Data 3
McASP0 Serial Data 11
or
McASP1 Serial Data 2
McASP0 Serial Data 12
or
McASP1 Serial Data 1
McASP0 Serial Data 13
or
McASP1 Serial Data 0
McASP0 Serial Data 14
or
McASP2 Serial Data 1
(4)
McASP0 Serial Data 15
or
McASP2 Serial Data 0
(4)
McASP1 Receive Bit Clock
McASP1 Receive Frame Sync (L/R Clock)
McASP1 Transmit Master Clock
McASP1 Transmit Bit Clock
McASP1 Transmit Frame Sync (L/R Clock)
McASP1 MUTE Output
McASP2 Receive Master Clock
McASP2 Receive Bit Clock
McASP2 Receive Frame Sync (L/R Clock)
McASP2 Transmit Bit Clock
McASP2 Transmit Frame Sync (L/R Clock)
McASP2 MUTE Output
or
UHPI Host Interrupt
126
B9
IO
-
Y
127
A9
IO
-
Y
130
131
134
135
137
138
9
12
5
7
11
4
-
-
-
-
-
-
B8
A8
B7
B6
A6
B5
E1
F1
D1
E2
F2
D2
C14
C13
C12
D11
C11
D10
IO
IO
IO
IO
IO
IO
IO
IO
IO
IO
IO
O
IO
IO
IO
IO
IO
O
-
-
-
-
-
-
-
-
-
-
-
-
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
IPD
IPD
IPD
IPD
IPD
IPD
SPI0, I2C0, and I2C1 Serial Port Pins
IO
-
IO
-
IO
-
IO
-
IO
-
SPI0_SOMI/I2C0_SDA
SPI0_SIMO
SPI0_CLK/I2C0_SCL
SPI0_SCS/I2C1_SCL
SPI0_ENA/I2C1_SDA
111
110
108
107
105
B14
B15
C16
C15
D16
Y
Y
Y
Y
Y
SPI0 Data Pin Slave Out Master In
or
I2C0 Serial Data
SPI0 Data Pin Slave In Master Out
SPI0 Serial Clock
or
I2C0 Serial Clock
SPI0 Slave Chip Select
or
I2C1 Serial Clock
SPI0 Enable (Ready)
or
I2C1 Serial Data
(4)
McASP2 is not available on the C6722B and C6720.
Device Overview
24
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