參數(shù)資料
型號： TMS320C6727B_07
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Floating-Point Digital Signal Processors
中文描述： 浮點數(shù)字信號處理器
文件頁數(shù)： 15/116頁
文件大小： 999K
代理商： TMS320C6727B_07
www.ti.com
2.7 Memory Map Summary
TMS320C6727B, TMS320C6726B, TMS320C6722B, TMS320C6720
Floating-Point Digital Signal Processors
SPRS370C–SEPTEMBER 2006–REVISED OCTOBER 2007
A high-level memory map of the C672x DSP appears in
Table 2-8
. The base address of each region is
listed.
Any address past the end address must not be read or written.
The table also lists whether the
regions are word-addressable or byte- and word-addressable.
Table 2-8. C672x Memory Map
DESCRIPTION
BASE ADDRESS
0x0000 0000
0x0004 0000
0x1000 0000
0x2000 0000
0x3000 0000
0x4000 0000
0x4100 0000
0x4200 0000
0x4300 0000
0x4400 0000
0x4500 0000
0x4600 0000
0x4700 0000
0x4800 0000
0x4900 0000
0x4A00 0000
0x5400 0000
0x5500 0000
0x5600 0000
0x6000 0000
0x6100 8000
0x6100 8080
0x6100 80A0
0x6200 8000
0x6200 8080
0x6200 80A0
0x8000 0000
0x9000 0000
0xF000 0000
END ADDRESS
0x0003 FFFF
0x0005 FFFF
0x1003 FFFF
0x2000 001F
0x3FFF FFFF
0x4000 0083
0x4100 015F
0x4200 00A3
0x4300 0043
0x4400 02BF
0x4500 02BF
0x4600 02BF
0x4700 007F
0x4800 007F
0x4900 007F
0x4A00 007F
0x54FF FFFF
0x55FF FFFF
0x56FF FFFF
0x6000 008F
0x6100 807F
0x6100 809F
0x6100 81FF
0x6200 807F
0x6200 809F
0x6200 81FF
0x8FFF FFFF
0x9FFF FFFF
0xF000 00BF
BYTE- OR WORD-ADDRESSABLE
Byte and Word
Byte and Word
Byte and Word
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Word Only
Byte and Word
Internal ROM Page 0 (256K Bytes)
Internal ROM Page 1 (128K Bytes)
Internal RAM Page 0 (256K Bytes)
Memory and Cache Control Registers
Emulation Control Registers (Do Not Access)
Device Configuration Registers
PLL Control Registers
Real-time Interrupt (RTI) Control Registers
Universal Host-Port Interface (UHPI) Registers
McASP0 Control Registers
McASP1 Control Registers
McASP2 Control Registers
SPI0 Control Registers
SPI1 Control Registers
I2C0 Control Registers
I2C1 Control Registers
McASP0 DMA Port (any address in this range)
McASP1 DMA Port (any address in this range)
McASP2 DMA Port (any address in this range)
dMAX Control Registers
MAX0 (HiMAX) Event Entry Table
Reserved
MAX0 (HiMAX) Transfer Entry Table
MAX1 (LoMAX) Event Entry Table
Reserved
MAX1 (LoMAX) Transfer Entry Table
External SDRAM space on EMIF
External Asynchronous / Flash space on EMIF
EMIF Control Registers
Byte and Word
Byte and Word
Byte and Word
Byte and Word
Byte and Word
Word Only
(1)
(1)
The upper byte of the EMIF’s SDRAM Configuration Register (SDCR[31:24]) is byte-addressable to support placing the EMIF into the
Self-Refresh State without triggering the SDRAM Initialization Sequence.
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Device Overview
15
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