- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄368631 > TDAT042G51A-3BLL1 TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces PDF資料下載
參數(shù)資料
| 型號(hào)： | TDAT042G51A-3BLL1 |
| 英文描述： | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| 中文描述： | TDAT的SONET / SDH 155/622/2488 Mbits /秒數(shù)據(jù)接口 |
| 文件頁(yè)數(shù)： | 35/310頁(yè) |
| 文件大?。?/td> | 4628K |
| 代理商： | TDAT042G51A-3BLL1 |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)當(dāng)前第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)第273頁(yè)第274頁(yè)第275頁(yè)第276頁(yè)第277頁(yè)第278頁(yè)第279頁(yè)第280頁(yè)第281頁(yè)第282頁(yè)第283頁(yè)第284頁(yè)第285頁(yè)第286頁(yè)第287頁(yè)第288頁(yè)第289頁(yè)第290頁(yè)第291頁(yè)第292頁(yè)第293頁(yè)第294頁(yè)第295頁(yè)第296頁(yè)第297頁(yè)第298頁(yè)第299頁(yè)第300頁(yè)第301頁(yè)第302頁(yè)第303頁(yè)第304頁(yè)第305頁(yè)第306頁(yè)第307頁(yè)第308頁(yè)第309頁(yè)第310頁(yè)
List of Tables
Contents
Page
Agere Systems Inc.
7
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Table 1. Pin Assignments for 600-Pin LBGA by Pin Number Order .......................................................................12
Table 2. Pin Assignments for 600-Pin LBGA by Signal Name ...............................................................................17
Table 3. Pin Descriptions
—
Line Interface Signals .................................................................................................22
Table 4. Pin Descriptions
—
TOH Interface Signals .................................................................................................27
Table 5. Pin Descriptions
—
Enhanced UTOPIA Interface Signals ..........................................................................28
Table 6. Pin Descriptions
—
Microprocessor Interface Signals ................................................................................40
Table 7. Pin Descriptions
—
General-Purpose I/O Signals: Interface Signals .........................................................41
Table 8. Pin Descriptions
—
JTAG Interface Signals ...............................................................................................42
Table 9. Pin Descriptions
—
Power Signals .............................................................................................................43
Table 10. Pin Descriptions
—
No Connect Pins .......................................................................................................44
Table 11. Optional Offset Field ...............................................................................................................................48
Table 12. Line Interface Modes ..............................................................................................................................51
Table 13. Clock Settings for CLKDIV Pin ...............................................................................................................52
Table 14. R/T TOH Interface Rates ........................................................................................................................53
Table 15. TOAC Byte Insertion: An STS-3/STM-1 Example ..................................................................................53
Table 16. Ns, L, M, and B Values to Set the BER Indicator ...................................................................................57
Table 17. Ns, L, M, and B Values to Clear the BER Indicator ................................................................................58
Table 18. TOAC Channel I/O vs. STS Number/Time Slot ......................................................................................59
Table 19. Types of Signal Labels ...........................................................................................................................64
Table 20. 1-bit Mode ...............................................................................................................................................64
Table 21. 3-bit Mode (Enhanced RDI) ....................................................................................................................64
Table 22. Valid Concatenation Starting Locations: STS-Mc into an STS-48c ........................................................68
Table 23. Packet Length Field ................................................................................................................................73
Table 24. UTOPIA Traffic Types ............................................................................................................................85
Table 25. Standard 53-byte ATM Cell Structure .....................................................................................................86
Table 26. Bus Format for 16-bit Interface ...............................................................................................................86
Table 27. Bus Format for 8-bit Interface .................................................................................................................87
Table 28. Bus Format for 32-bit Interface ...............................................................................................................87
Table 29. Egress High Watermark Thresholds .......................................................................................................94
Table 30. Nominal dc Power for Suggested Terminations ...................................................................................100
Table 31. MPU Modes ..........................................................................................................................................101
Table 32. PMRST Provisioning ............................................................................................................................105
Table 33. Quad ATM UTOPIA 3 Interface ............................................................................................................107
Table 34. Quad POS UTOPIA 3 Interface ............................................................................................................109
Table 35. Register Address Space .......................................................................................................................111
Table 36. Map of Core Registers ..........................................................................................................................112
Table 37. Map of UT Registers .............................................................................................................................113
Table 38. Map of OHP Registers ..........................................................................................................................116
Table 39. Map of Path Terminator Registers ........................................................................................................126
Table 40. Map of DE Registers ............................................................................................................................138
Table 41. Register 0x0000: Device Version (RO) ................................................................................................147
Table 42. Registers 0x0001
—
0x0005: Device Name (RO) ..................................................................................147
Table 43. Register 0x0008: Composite Interrupts (RO or COR/W) ......................................................................148
Table 44. Register 0x000A: GPIO Input (RO) ......................................................................................................148
Table 45. Register 0x000C: Block Interrupt Masks (R/W) ....................................................................................149
Table 46. Register 0x000E: Core Resets (WO) ...................................................................................................149
Table 47. Register 0x000F: GPIO Output (R/W) ..................................................................................................150
Table 48. Register 0x0010: Line Provisioning/Mode (R/W) ..................................................................................150
Table 49. Register 0x0011: Channel (A
—
D) Control (R/W) .................................................................................151
Table 50. Register 0x0012: Loopback Control (R/W) ...........................................................................................151
Table 51. Register 0x0013: GPIO Mode (R/W) ....................................................................................................152
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TE13004D | Silicon NPN High Voltage Switching Transistor |
| TE13005D | Silicon NPN High Voltage Switching Transistor |
| TEA1065 | Versatile telephone transmission circuit with dialler interface |
| TEA1065T | Versatile telephone transmission circuit with dialler interface |
| TEA1066T | Versatile telephone transmission circuit with dialler interface |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TDAT042G53BLL1DB | 制造商:LUC 功能描述:LUCENT IC |
| TDAT042G5-3BLL1-DB | 制造商:LUC 功能描述:LUCENT IC |
| TDAT04622 | 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| TDAT12622-BA23 | 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT12622-BA23-DB | 制造商:LSI Corporation 功能描述:SONET/SDH Interface 792-Pin BGA |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。