參數(shù)資料
型號： TDAT042G51A-3BLL1
英文描述： TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces
中文描述： TDAT的SONET / SDH 155/622/2488 Mbits /秒數(shù)據(jù)接口
文件頁數(shù)： 271/310頁
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代理商： TDAT042G51A-3BLL1
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Agere Systems Inc.
243
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Register Descriptions
(continued)
DE Registers
(continued)
Table 144. Registers 0x1128
—
0x112F: Transmit Good Packet/Cell Counter (PMRST Update) (RO)
Reset default of registers = 0x0000.
Table 145. Registers 0x1180
—
0x1186: Interrupt Masks for Packet Counters (R/W)
Reset default of registers = 0x001F.
Address
(Hex)
1128
—
112F
Bit #
Name
Function
Reset Default
—
PM_GPC_TX_[0
—
3]
[27:0]
Good Packet/Cell Counter Channel
[0
—
3].
Keeps a count of good packets
detected by the transmit data engine. This
value is updated upon PMRST, and the real-
time counter value is reset to zero. In ATM
mode, this counter counts the number of
good ATM cells transmitted.
Reserved.
These bits must be written to
their reset default value (0x0).
[11:4] is the MSByte of PM_GPC_TX_0.
[7:0] is the LSByte of PM_GPC_TX_0.
Reserved.
These bits must be written to
their reset default value (0x0).
[11:4] is the MSByte of PM_GPC_TX_1.
[7:0] is the LSByte of PM_GPC_TX_1.
Reserved.
These bits must be written to
their reset default value (0x0).
[11:4] is the MSByte of PM_GPC_TX_2.
[7:0] is the LSByte of PM_GPC_TX_2.
Reserved.
These bits must be written to
their reset default value (0x0).
[11:4] is the MSByte of PM_GPC_TX_3.
[7:0] is the LSByte of PM_GPC_TX_3.
0x0000
1128
15
—
12
—
0x0
11
—
0
15
—
0
15
—
12
PM_GPC_TX_0[27:16]
PM_GPC_TX_0[15:0]
—
0x000
0x0000
0x0
1129
112A
11
—
0
15
—
0
15
—
12
PM_GPC_TX_1[27:16]
PM_GPC_TX_1[15:0]
—
0x000
0x0000
0x0
112B
112C
11
—
0
15
—
0
15
—
12
PM_GPC_TX_2[27:16]
PM_GPC_TX_2[15:0]
—
0x000
0x0000
0x0
112D
112E
11
—
0
15
—
0
PM_GPC_TX_3[27:16]
PM_GPC_TX_3[15:0]
0x000
0x0000
112F
Address
(Hex)
1180, 1182,
1184, 1186
Bit #
Name
Function
Reset
Default
0x001F
—
DEDINTM[0
—
3]
Data Interrupt Mask Channel [0
—
3].
When
active (logic 1), the associated event/delta is
inhibited from contributing to the interrupt on a
per-channel basis.
Reserved.
These bits must be written to their
reset default value (00000000000).
15
—
5
—
000
0000
0000
1
1
1
1
1
4
3
2
1
0
—
—
—
—
—
Rx-Side Good Packet.
PPP Mismatched Header.
CRC Bad Packet.
ATM/HDLC/SDL Counter 2.
ATM/HDLC/SDL Counter 1.
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