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參數(shù)資料
| 型號(hào)： | S5933QE |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 159/176頁(yè) |
| 文件大?。?/td> | 823K |
| 代理商： | S5933QE |
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PCI BUS INTERFACE
S5933
Master-Initiated Termination
Occasionally, a PCI transfer must be terminated by
the initiator. Typically, the initiator terminates a trans-
fer upon the successful completion of the transfer.
Sometimes, the initiator’s bus mastership is relin-
quished by the bus arbiter (GNT# is removed), often
because another device requires bus ownership. This
is called initiator preemption and is discussed in later
Sections. When the S5933 is an initiator and does
not observe a DEVSEL# response to its assertion of
FRAME#, it terminates the cycle (master abort).
Normal Cycle Completion
A successful data transfer occurs when both the ini-
tiator and target assert their respective ready signals,
IRDY# and TRDY#. The last data phase is indicated
by the initiator when FRAME# is deasserted during a
data transfer. A normal cycle completion occurred if
the target does not assert STOP#. Figure 6 shows
the signal relationships defining a normal transfer
completion.
Figure 6. Master-Initiated, Normal Completion (S5933 as either Target or Initiator)
Figure 5. Single Data Phase PCI Bus Write of S5933 Registers (S5933 as Target)
PCI CLOCK
FRAME #
IRDY#
TRDY#
DEVSEL#
1
2
3
(T)
(I)
(T)
NORMAL
COMPLETION
(I)
(I) = DRIVEN BY INITIATOR
(T) = DRIVEN BY TARGET
STOP#
PCI CLOCK
FRAME #
AD [31:0]
C/BE [3:0]#
IRDY#
TRDY#
DEVSEL#
STOP#
ADDRESS
DATA 1
BYTE EN 1
BUS COMMAND
1
2
3
45
(I)
(T)
(I)
BYTE EN 2
DATA 2
DATA
TRANSFER #1
NO
DATA
TRANSFERRED
6
(T)
IF BURST
ATTEMPT
(I) = DRIVEN BY INITIATOR
(T) = DRIVEN BY TARGET
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