參數(shù)資料
型號(hào)： MSC8144EC
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
元件分類： 數(shù)字信號(hào)處理
英文描述： Quad Core Digital Signal Processor
中文描述： 四核心數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 62/80頁(yè)
文件大小： 1145K
代理商： MSC8144EC
MSC8144EC Quad Core Digital Signal Processor Data Sheet, Rev. 6
Freescale Semiconductor
62
2.7.14
JTAG Signals
Figure 40
Shows the Test Clock Input Timing Diagram
Figure 41
Shows the boundary scan (JTAG) timing diagram.
Table 55. JTAG Timing
Characteristics
Symbol
All frequencies
Unit
Min
Max
TCK cycle time
TCK clock high phase measured at V
M
= 1.6 V
TCK rise and fall times
Boundary scan input data set-up time
Boundary scan input data hold time
TCK fall to output data valid
TCK fall to output high impedance
TMS, TDI data set-up time
TMS, TDI data hold time
TCK fall to TDO data valid
TCK fall to TDO high impedance
TRST assert time
Note:
All timings apply to OnCE module data transfers as well as any other transfers via the JTAG port.
t
TCKX
t
TCKH
t
TCKR
t
BSVKH
t
BSXKH
t
TCKHOV
t
TCKHOZ
t
TDIVKH
t
TDIXKH
t
TDOHOV
t
TDOHOZ
t
TRST
36.0
15.0
—
0.0
15.0
—
—
0.0
5.0
—
—
100.0
—
—
3.0
—
—
20.0
24.0
—
—
10.0
12.0
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Figure 39. Test Clock Input Timing
Figure 40. Boundary Scan (JTAG) Timing
TCK
(Input)
V
M
V
M
t
TCKX
t
TCKH
t
TCKR
t
TCKR
TCK
(Input)
Data
Inputs
Data
Outputs
Data
Outputs
Input Data Valid
Output Data Valid
t
BSXKH
t
BSVKH
t
TCKHOV
t
TCKHOZ
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PDF描述
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