參數(shù)資料
型號: MPC8544VTARJ
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 32-BIT, 533 MHz, MICROPROCESSOR, PBGA783
封裝: 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, FC-PBGA-783
文件頁數(shù): 101/112頁
文件大小: 1294K
代理商: MPC8544VTARJ
MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
Freescale Semiconductor
89
Clocking
19.3
e500 Core PLL Ratio
Table 66 describes the clock ratio between the e500 core complex bus (CCB) and the e500 core clock. This
ratio is determined by the binary value of LBCTL, LALE, and LGPL2 at power up, as shown in Table 66.
19.4
PCI Clocks
For specifications on the PCI_CLK, refer to the PCI 2.2 Local Bus Specifications.
The use of PCI_CLK is optional if SYSCLK is in the range of 33–66 MHz. If SYSCLK is outside this
range then use of PCI_CLK is required as a separate PCI clock source, asynchronous with respect to
SYSCLK.
19.5
Security Controller PLL Ratio
Table 66. e500 Core to CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
000
4:1
100
2:1
001
Reserved
101
5:2
010
Reserved
110
3:1
011
3:2
111
7:2
Table 67. SEC Frequency Ratio
Signal Name
Value
(Binary)
CCB CLK:SEC CLK
LWE_B
0
2:11
13:12
Notes:
1. In 2:1 mode the CCB frequency must be operating
<= 400 MHz.
2. In 3:1 mode any valid CCB can be used. The 3:1 mode
is the default ratio for security block.
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