參數(shù)資料
型號(hào)： MPC562MZP66R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 96/1420頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT 66MHZ 388-PBGA
標(biāo)準(zhǔn)包裝： 500
系列： MPC5xx
核心處理器： PowerPC
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 64
程序存儲(chǔ)器類(lèi)型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 32x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 388-BBGA
包裝： 帶卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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MPC561/MPC563 Reference Manual, Rev. 1.2
25-30
Freescale Semiconductor
r – resized cell instance
9. Column Descriptions:
Columns 1 through 8 are entries from the boundary-scan description from the BSDL file. The columns and formats for each
of these entries are defined in the IEEE Std. 1149.1b-1994 Supplement to the IEEE Std. 1149.1-1990, IEEE Standard Test
Access Port and Boundary-Scan Architecture document. Descriptions of these columns are described below:
Column 1: Defines the bit’s ordinal position in the boundary scan register. The shift register cell nearest TDO (i.e., first to be
shifted in) is defined as bit 0; the last bit to be shifted in is 519.
Column 2: References one of the three standard JTAG Cell Types (BC_4, BC_2, and BC_7) that are used for this JTAG cell
in the MPC561/MPC563. See the IEEE Std. 1149.1-1990, IEEE Standard Test Access Port and Boundary-Scan Architecture
document for further description of these standard cell types.
Column 3: Lists the pin name (also called the PortID) for all pin-related cells. For JTAG control cells or data cells that have
been designated as “internal”, an asterisk, is shown in this column.
Column 4: Lists the BSDL pin function.
Column 5: The “safe bit” column specifies the value that should be loaded into the capture (and update) flip-flop of a given
cell when board-level test generation software might otherwise choose a value randomly.
Column 6: The “control cell” column identifies the cell number of the control cell that is associated with this data cell, and can
disable its output.
Column 7: The “disable value” column gives the value that must be scanned into the control cell identified by the previous
“control cell” (column 6) to disable the port named by the relevant portID.
Column 8: The “disable result” column identifies a given signal value of the PortID if that signal can be disabled. The values
shown specifies the condition of the driver of that signal when it is disabled.
Column 9: The “pin function” column indicates the normal system pin directionality. (– Input Only Pin, O – Output Only Pin,
I/O – Bidirectional I/O pin)
Column 10: The pad type column describes relevant characteristics about each pad type. See the Pad Type Keys in Note 5
above.
25.1.3
Instruction Register
The MPC561/MPC563 JTAG implementation includes the public instructions (EXTEST,
SAMPLE/PRELOAD, and BYPASS), and also supports the CLAMP instruction. One additional public
instruction (HI-Z) provides the capability for disabling all device output drivers. The MPC561/MPC563
includes a 4-bit instruction register without parity consisting of a shift register with four parallel outputs.
Data is transferred from the shift register to the parallel outputs during the update-IR controller state. The
four bits are used to decode the five unique instructions listed in.
The parallel output of the instruction register is reset to all ones in the test-logic-reset controller state.
NOTE
This preset state is equivalent to the BYPASS instruction.
Table 25-3. Instruction Decoding
Code
B3
B2
B1
B01
1 B0 (LSB) is shifted first
Instruction
0
EXTEST
0
1
SAMPLE/PRELOAD
0
X
1
X
BYPASS
0
100
HI-Z
0
1
0
1
CLAMP and BYPASS
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