參數資料
型號： MPC562MZP66R2
廠商： Freescale Semiconductor
文件頁數： 1356/1420頁
文件大?。?/td> 0K
描述： IC MPU 32BIT 66MHZ 388-PBGA
標準包裝： 500
系列： MPC5xx
核心處理器： PowerPC
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外圍設備： POR，PWM，WDT
輸入/輸出數： 64
程序存儲器類型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
數據轉換器： A/D 32x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 388-BBGA
包裝： 帶卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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Development Support
MPC561/MPC563 Reference Manual, Rev. 1.2
23-26
Freescale Semiconductor
Implementation specific data protection error
External interrupt, recognized when MSR[EE] = 1
Alignment interrupt
Program interrupt
Floating point unavailable exception
Floating point assist exception
Decrementer exception, recognized when MSR[EE] = 1
System call exception
Trace, asserted when in single trace mode or when in branch trace mode (refer to Section 3.15.4.11,
Implementation dependent software emulation exception
Instruction breakpoint, when breakpoints are masked (BRKNOMSK bit in the LCTRL2 is clear)
recognized only when MSR[RI] = 1, when breakpoints are not masked (BRKNOMSK bit in the
LCTRL2 is set) always recognized
Load/store breakpoint, when breakpoints are masked (BRKNOMSK bit in the LCTRL2 is cleared)
recognized only when MSR[RI] = 1, when breakpoints are not masked (BRKNOMSK bit in the
LCTRL2 is set) always recognized
Peripherals breakpoint, from the development port, internal and external modules. are recognized
only when MSR[RI] = 1.
Development port non-maskable interrupt, as a result of a debug station request. Useful in some
catastrophic events like an endless loop when MSR[RI] = 0. As a result of this event the machine
may enter a non-restartable state, for more information refer to Section 3.13.4, “Exceptions.”
The processor enters into the debug mode state when at least one of the bits in the exception cause register
(ECR) is set, the corresponding bit in the debug enable register (DER) is enabled and debug mode is
enabled. When debug mode is enabled and an enabled event occurs, the processor waits until its pipeline
is empty and then starts fetching the next instructions from the development port. For information on the
exact value of machine status save/restore registers (SRR0 and SRR1) refer to Section 3.13.4,
When the processor is in debug mode the freeze indication is asserted thus allowing any peripheral that is
programmed to do so to stop. The fact that the CPU is in debug mode is also broadcast to the external world
using the value b11 on the VFLS pins.
NOTE
The freeze signal can be asserted by software when debug mode is disabled.
The development port should read the value of the exception cause register (ECR) in order to get the cause
of the debug mode entry. Reading the exception cause register (ECR) clears all its bits.
23.3.1.3
Check Stop State and Debug Mode
The CPU enters the check stop state if the machine check interrupt is disabled (MSR[ME] = 0) and a
machine check interrupt is detected. However, if a machine check interrupt is detected when MSR[ME] =
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