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參數(shù)資料
| 型號(hào)： | MFRC50001T |
| 廠商： | NXP Semiconductors N.V. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Highly integrated ISO-IEC 14443 A reader IC |
| 封裝： | MFRC50001T/0FE<SOT287-1 (SO32)|<<http://www.nxp.com/packages/SOT287-1.html<1<week 15, 2005,; |
| 文件頁(yè)數(shù)： | 88/110頁(yè) |
| 文件大?。?/td> | 841K |
| 代理商： | MFRC50001T |
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MFRC500_33
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NXP B.V. 2010. All rights reserved.
Product data sheet
PUBLIC
Rev. 3.3 — 15 March 2010
048033
88 of 110
NXP Semiconductors
MFRC500
Highly Integrated ISO/IEC 14443 A Reader IC
13.4.3
EPP bus timing
Table 157. Common read/write strobe timing specification for EPP
Symbol
Parameter
t
ASLASH
address strobe LOW time
t
AVASH
address valid to address strobe
HIGH time
t
ASHAV
address valid after address strobe
HIGH time
t
SLDSL
chip select LOW to data strobe
LOW time
t
DSHSH
data strobe HIGH to chip select
HIGH time
t
DSLDV
data strobe LOW to data input valid
time
t
AVDSL
address valid to data strobe LOW
time
address hold after read HIGH time
data strobe HIGH time
30
-
-
ns
t
RHAX
t
DSHDSL
8
150
-
-
-
-
ns
ns
period between
write sequences
t
WLDSL
write LOW to data strobe LOW time R/NW valid to
NDS LOW
8
-
-
ns
Fig 20. Common read/write strobe timing diagram
Table 156. Common read/write strobe timing specification
…continued
Symbol
Parameter
Conditions
Min
Typ
Max Unit
001aaj639
t
SLDSL
t
DSHSH
t
DSHDSL
t
DSHQX
t
DSHDZ
t
DSLDV
t
DSLQV
t
AVDSL
t
RHAX
t
LLAX
t
AVLL
t
DSLDSH
t
LLDSL
t
DSHDSL
t
LHLL
t
WLDSL
t
DSHRWX
A0 to A2
A0 to A2
D0 to D7
D0 to D7
NRD
R/NW
NCS/NDS
ALE
A0 to A2
Multiplexed address bus
Separated address bus
Conditions
nAStrb
multiplexed address
bus set-up time
multiplexed address
bus hold time
NCS LOW to nDStrb
LOW
nDStrb HIGH to
NCS HIGH
read cycle
Min
20
15
Typ
-
-
Max Unit
-
-
ns
ns
8
-
-
ns
0
-
-
ns
0
-
-
ns
-
-
65
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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