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參數(shù)資料
| 型號： | MCF5272 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MCF5272 ColdFire Integrated Microprocessor Users Manual |
| 中文描述： | MCF5272的ColdFire集成式微處理器用戶手冊 |
| 文件頁數(shù)： | 203/550頁 |
| 文件大?。?/td> | 6709K |
| 代理商： | MCF5272 |
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MOTOROLA
Chapter 9. SDRAM Controller
9-9
Auto Initialization
9.6 Auto Initialization
Each SDRAM requires an initialization sequence before it can be accessed. After power up,
the SDRAM requires a certain time (100 μS) before it can accept the
fi
rst command of the
initialization procedure. After this time, one
PRECHARGE
ALL
command and eight
REFRESH
commands are required. After initialization, an
INITIATE
LOAD
REGISTER
SET
command is
executed, which writes the SDRAM con
fi
guration into the SDRAM device mode register.
SDRAM mode register data is transferred on the address signals, so all SDRAM devices
are con
fi
gured simultaneously.
Initialization is enabled by setting SDCR[INIT] and performing a dummy write to the
SDRAM address space. The SDRAM controller executes the required
PRECHARGE
and
REFRESH
commands and automatically loads the mode register, which con
fi
gures the
SDRAM as follows:
SDRAM internal burst is always disabled.
CAS latency is de
fi
ned by SDTR[CLT].
SDCR[ACT] is set after initialization.
9.7 Power-Down and Self-Refresh
The SDRAM can be powered down by setting SDCR[GSL]. The SDRAM controller
executes the required power-down command sequence to ensure self-refresh during power
down. The SDRAM controller completes the current memory access then automatically
issues the following commands to force the SDRAM into sleep mode:
PRECHARGE
ALL
BANKS
NOP
AUTO
REFRESH
COMMAND
3–2
RCD
RAS-to-CAS delay. The reset value is 1, requiring 2 clock cycles for SDRAM activation.
00 1 cycle
01 2 cycles (default)
10 3 cycles
11 4 cycles
1–0
CLT
CAS latency. Speci
fi
es the delay programmed into the SDRAM mode register during initialization,
indicating the time between a
READ
command being issued to the SDRAM and data appearing on
the pins. The SDRAM controller uses this value to sequence its state machine during read
operations. CLT cannot be changed after the mode register is written.
00 Reserved
01 2-cycle CAS latency (default)
1x Reserved
Table 9-8. SDTR Field Descriptions (Continued)
Bits
Name
Description
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