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參數(shù)資料
| 型號(hào)： | MC68HC705BD7B |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP42 |
| 封裝： | SDIP-42 |
| 文件頁數(shù)： | 57/85頁 |
| 文件大?。?/td> | 302K |
| 代理商： | MC68HC705BD7B |
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MOTOROLA
SECTION 10: SYNC PROCESSOR
Page 50
GENERAL RELEASE SPECIFICATION
MC68HC05BD7 Rev. 2.0
PRELIMINARY
corresponding polarity control bits, bit 3 and bit 2 of register $0C, can change the polarity
of HSYNO/VSYNO outputs. The result HSYNO and VSYNO outputs can vary while the
setting in SPCSR and SPIOCR register is different. If the COMP bit in SPCSR register is
set, the incoming composite Sync signal will be the HSYNO output and the extracted
VSYNC with 6~7us delay will be the VSYNC output. When the SOUT bit in SPIOCR
register is set, the internal free-running 55.556KHz with 2us pulse will be the HSYNO
output and the other free-running 72.34Hz with 108us pulse will be the VSYNO output.
10.2.4
CLAMP Pulse Output
The logic will generate a 0.5us - 0.75us pulse at either the leading edge or the trailing edge
which is specified by the BPOR bit in the SPIOCR register. See Figure 10-1 for its detail
timing relation. One control bit to invert the output polarity of CLAMP pulse is located at bit
5 of SPIOCR.
Figure 10-1: CLAMP output waveform
HSYNC
(HPOL=1)
CLAMP
(BPOR=0)
CLAMP
(BPOR=1)
HSYNC
(HPOL=0)
CLAMP
(BPOR=0)
CLAMP
(BPOR=1)
0.5-0.75us
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68HC05C0B | 8-BIT, 4 MHz, MICROCONTROLLER, PDIP42 |
| MC68HC05C0P | 8-BIT, 4 MHz, MICROCONTROLLER, PDIP40 |
| MC68HC05C0FN | 8-BIT, 4 MHz, MICROCONTROLLER, PQCC44 |
| MC68HC05C12AFN | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC44 |
| MC68HSC05C12AB | 8-BIT, MROM, 4.1 MHz, MICROCONTROLLER, PDIP42 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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