參數(shù)資料
型號(hào)： MC68EN302PV25BT
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP144
封裝： 20 X 20 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, PLASITC, LQFP-144
文件頁(yè)數(shù)： 56/128頁(yè)
文件大?。?/td> 641K
代理商： MC68EN302PV25BT
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MC68EN302 DRAM Control Module
3-2
MC68EN302 REFERENCE MANUAL
MOTOROLA
PE1-PE0—Enable Parity.
0 = Parity is generated but not checked
1 = Parity is generated on writes, and parity is checked on reads in the corresponding
bank. If a parity error is detected the bus cycle is terminated with a bus error.
NOTE
If the Parity Pin Enable bit (PPE in MBC CSR) = 0 and parity is
enabled on the DRAM interface (PE1 and/or PE0 = 1 in DCR)
then a parity error will be reported on PED1–PED0.
P1-P0—RAS Precharge bits. These bits control the minimum number of clocks the RAS
signal is precharged between bus cycles. Table 3-3 shows the encoding for these bits.
W1-W0—Wait state bits. These bits control the number of wait states required for DRAM
bank accesses. Table 3-3 shows the wait state bit encodings.
WP1-WP0—Write Protect. This bit enables and disables write protection to a corresponding
DRAM bank.
0 = The corresponding DRAM bank may be written.
1 = Write access to the corresponding DRAM bank returns a bus error.
S/U1-S/U0—Supervisor/User. This bit determines whether the given DRAM bank decodes
to Supervisor Space (FC = 6 & 5) or both Supervisor and User (FC = 6 & 5 & 1 & 2) Space.
0 = Respond to Supervisor accesses only
1 = Respond to Supervisor and User Space.
3.4 DRAM REFRESH REGISTER (DRFRSH)
This register controls the operation of the refresh circuitry and is initialized to zero on
hardware reset.
Table 3-2. Precharge Bit Encodings
P1
P0
PRECHARGE CLOCKS
00
2
01
3
10
4
11
5
Table 3-3. Wait State Bit Encodings
W1
W0
WAIT STATES
00
0
01
1
10
2
11
3
15
14
13
12
11
10
9876543210
00000000
R7
R6
R5
R4
R3
R2
R1
R0
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PDF描述
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參數(shù)描述
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