- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄45215 > M68LC302CPU16VCT (FREESCALE SEMICONDUCTOR INC) 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP100 PDF資料下載
參數(shù)資料
| 型號： | M68LC302CPU16VCT |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, PLASITC, LQFP-100 |
| 文件頁數(shù)： | 56/128頁 |
| 文件大?。?/td> | 641K |
| 代理商： | M68LC302CPU16VCT |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁當前第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁
MC68EN302 DRAM Control Module
3-2
MC68EN302 REFERENCE MANUAL
MOTOROLA
PE1-PE0—Enable Parity.
0 = Parity is generated but not checked
1 = Parity is generated on writes, and parity is checked on reads in the corresponding
bank. If a parity error is detected the bus cycle is terminated with a bus error.
NOTE
If the Parity Pin Enable bit (PPE in MBC CSR) = 0 and parity is
enabled on the DRAM interface (PE1 and/or PE0 = 1 in DCR)
then a parity error will be reported on PED1–PED0.
P1-P0—RAS Precharge bits. These bits control the minimum number of clocks the RAS
signal is precharged between bus cycles. Table 3-3 shows the encoding for these bits.
W1-W0—Wait state bits. These bits control the number of wait states required for DRAM
bank accesses. Table 3-3 shows the wait state bit encodings.
WP1-WP0—Write Protect. This bit enables and disables write protection to a corresponding
DRAM bank.
0 = The corresponding DRAM bank may be written.
1 = Write access to the corresponding DRAM bank returns a bus error.
S/U1-S/U0—Supervisor/User. This bit determines whether the given DRAM bank decodes
to Supervisor Space (FC = 6 & 5) or both Supervisor and User (FC = 6 & 5 & 1 & 2) Space.
0 = Respond to Supervisor accesses only
1 = Respond to Supervisor and User Space.
3.4 DRAM REFRESH REGISTER (DRFRSH)
This register controls the operation of the refresh circuitry and is initialized to zero on
hardware reset.
Table 3-2. Precharge Bit Encodings
P1
P0
PRECHARGE CLOCKS
00
2
01
3
10
4
11
5
Table 3-3. Wait State Bit Encodings
W1
W0
WAIT STATES
00
0
01
1
10
2
11
3
15
14
13
12
11
10
9876543210
00000000
R7
R6
R5
R4
R3
R2
R1
R0
相關PDF資料 |
PDF描述 |
|---|---|
| MC68LC302PU20VCT | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP100 |
| MC68302CPV16VC | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP144 |
| MC68LC302PU20VCT | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP100 |
| MC68EN302CPV20BT | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP144 |
| MC68302FC20CR2 | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP132 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| M68LC302CPU20VCT | 功能描述:IC MPU NETWORK 20MHZ 100-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| M68LGL061X | 制造商:Panasonic Industrial Company 功能描述:SUB ONLY CRT |
| M68LGL061XA | 制造商:Panasonic Industrial Company 功能描述:CRT OR M68LGL061X |
| M68LNK161X | 制造商:Panasonic Industrial Company 功能描述:CRT |
| M68LUQ085X | 制造商:Panasonic Industrial Company 功能描述:CRT |
發(fā)布緊急采購，3分鐘左右您將得到回復。