參數(shù)資料
型號(hào)： KM416S1020C
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： 512K x 16Bit x 2 Banks Synchronous DRAM(512K x 16位 x 2組同步動(dòng)態(tài)RAM)
中文描述： 為512k × 16 × 2銀行同步DRAM（為512k × 16位× 2組同步動(dòng)態(tài)RAM）的
文件頁(yè)數(shù)： 7/42頁(yè)
文件大?。?/td> 582K
代理商： KM416S1020C
KM416S1020C
CMOS SDRAM
- 8 -
Rev. 0.4 (Apr. 1998)
AC CHARACTERISTICS
(AC operating conditions unless otherwise noted)
Parameter
Symbol
-7
-8
-
H
-L
-10
Unit
Note
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
CLK cycle time
CAS latency=3
t
CC
7
1000
8
1000
10
1000
10
1000
10
1000
ns
1
CAS latency=2
12
12
10
12
13
CLK to valid
output delay
CAS latency=3
t
SAC
6
6
6
6
7
ns
1,2
CAS latency=2
7
7
6
7
8
Output data
hold time
CAS latency=3
t
OH
2.5
3
3
3
3
ns
2
CAS latency=2
2.5
3
3
3
3
CLK high pulse width
t
CH
2.5
3
3
3
3.5
ns
3
CLK low pulse width
t
CL
2.5
3
3
3
3.5
ns
3
Input setup time
t
SS
2
2
2
2
2.5
ns
3
Input hold time
t
SH
1
1
1
1
1
ns
3
CLK to output in Low-Z
t
SLZ
1
1
1
1
1
ns
2
CLK to output
in Hi-Z
CAS latency=3
t
SHZ
6
6
6
6
7
ns
CAS latency=2
7
6
6
7
8
1. Parameters depend on programmed CAS latency.
2. If clock rising time is longer than 1ns, (tr/2-0.5)ns should be added to the parameter.
3. Assumed input rise and fall time (tr & tf) = 1ns.
If tr & tf is longer than 1ns, transient time compensation should be considered,
i.e., [(tr + tf)/2-1]ns should be added to the parameter.
Notes :
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PDF描述
KM416S1021C 512K x 16Bit x 2 Banks Synchronous DRAM with SSTL interfacer(512K x 16位 x 2組同步動(dòng)態(tài)RAM（帶SSTL接口）)
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