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參數資料
| 型號： | IDT5V9885TPFGI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 10/39頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN PLL 500MHZ 32TQFP |
| 標準包裝： | 250 |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVCMOS，LVDS，LVPECL，LVTTL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:6 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 500MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應商設備封裝： | 32-TQFP（7x7） |
| 包裝： | 管件 |
| 其它名稱： | 800-2579 |
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18
INDUSTRIALTEMPERATURERANGE
IDT5V9885T
3.3V EEPROMPROGRAMMABLECLOCKGENERATOR
MFC = 1
NOTES:
This illustration shows how the configurations are arranged for PLL0. Register location for Config_4 and Config_5 are taken from PLL1, and Config_6 and Config_7 are taken from
PLL2. There is an ODIV bit associated with each of the configurations.
- GIN0, GIN1, and GIN2 control eight shaded configurations for PLL0.
- ODIV from each configuration determines the selection of two Output Divider Px Configurations.
MANUAL FREQUENCY CONTROL (MFC) BLOCK DIAGRAM
CONFIG0
CONFIG1
Output Divider P2
ODIV
CONFIG0
CONFIG1
CONFIG2
CONFIG3
PLL0
Prescaler "D"
CONFIG0
CONFIG1
CONFIG2
CONFIG3
ODIV
VCO
Multiplier "M"
CONFIG0
CONFIG1
Output Divider P3
ODIV
CONFIG0
CONFIG4
CONFIG5
PLL1
Prescaler "D"
CONFIG0
CONFIG4
CONFIG5
ODIV
VCO
Multiplier "M"
CONFIG0
CONFIG6
CONFIG7
PLL2
Prescaler "D"
CONFIG0
CONFIG6
CONFIG7
ODIV
VCO
Multiplier "M"
OUTPUT MUX
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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| IDT5V9888NLGI | 功能描述:IC CLK GEN 3.3V EEPROM 28-VFQFPN RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:39 系列:- 類型:* PLL:帶旁路 輸入:時鐘 輸出:時鐘 電路數:1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 頻率 - 最大:170MHz 除法器/乘法器:無/無 電源電壓:2.375 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:* 封裝/外殼:* 供應商設備封裝:* 包裝:* |
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| IDT5V9888TNLGI | 制造商:Integrated Device Technology Inc 功能描述:IC CLOCK GEN PLL 500MHZ 28-VFQFP |
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