參數(shù)資料
型號(hào)： HYB18T512160AF
廠商： INFINEON TECHNOLOGIES AG
英文描述： 512-Mbit DDR2 SDRAM
中文描述： 512兆位DDR2 SDRAM的
文件頁(yè)數(shù)： 106/117頁(yè)
文件大?。?/td> 2102K
代理商： HYB18T512160AF
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HYB18T512[40/80/16]0AF–[3/3S/3.7/5]
512-Mbit DDR2 SDRAM
AC Timing Measurement Conditions
Data Sheet
106
Rev. 1.3, 2005-01
09112003-SDM9-IQ3P
8.3
Input and Data Setup and Hold Time
8.3.1
Address and control input setup time (
t
IS
) is referenced
from the input signal crossing at the
V
IH(ac)
level for a
rising signal and
V
IL(ac)
for a falling signal applied to the
device under test. Address and control input hold time
Definition for Input Setup (
t
IS
) and Hold Time (
t
IH
)
(
t
IH
) is referenced from the input signal crossing at the
V
IL(dc)
level for a rising signal and
V
IH(dc)
for a falling
signal applied to the device under test.
Figure 73
Input Setup and Hold Time
8.3.2
Data input setup time (
t
DS
) with differential data strobe
enabled MR[bit10]=0, is referenced from the input
signal crossing at the
V
IH(ac)
level to the differential data
strobe crosspoint for a rising signal, and from the input
signal crossing at the
V
IL(ac)
level to the differential data
strobe crosspoint for a falling signal applied to the
device under test.
DQS/DQS signals must be monotonic between
V
IL(dc).MAX
and
V
IH(dc).MIN
. Data input hold time (
t
DH
) with
Definition for Data Setup (
t
DS
) and Hold Time (
t
DH
), differential Data Strobes
differential data strobe enabled MR[bit10]=0, is
referenced from the input signal crossing at the
V
IL(dc)
level to the differential data strobe crosspoint for a
rising signal and
V
IH(dc)
to the differential data strobe
crosspoint for a falling signal applied to the device
under test.
DQS/DQS signals must be monotonic between
V
IL(dc).MAX
and
V
IH(dc).MIN
.
Figure 74
Data Setup and Hold Time (Differential Data Strobes)
V
DDQ
V
IH(ac)
min
V
IH(dc)
min
V
REF
V
IL(dc)
max
V
IL(ac)
max
V
SS
tIS
tIH
tIS
tIH
CK
CK
V
DDQ
V
IH(ac)
min
V
IH(dc)
min
V
REF
V
IL(dc)
max
V
IL(ac)
max
V
SS
tDStDH
tDS
tDH
DQS
DQS
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PDF描述
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